CN110727637A - Fpga芯片及电子设备 - Google Patents

Abstract

本发明属于集成电路技术领域，提供了一种FPGA芯片及电子设备，FPGA芯片包括至少一个接口模块、时钟同步模块以及内存控制器，每个接口模块连接一个PSRAM颗粒组，通过控制多个接口模块导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，同时提升了读写操作的效率。

Description

FPGA芯片及电子设备

技术领域

本发明属于集成电路设计技术领域，尤其涉及一种FPGA芯片及电子设备。

背景技术

目前，随着集成电路的发展，一方面现场可编程门阵列（Field－ProgrammableGate Array，FPGA）作为专用集成电路领域中的一种半定制电路，因其可重构、逻辑资源丰富、输入输出接口灵活等特点被广泛应用于各种领域。另一方面PSRAM（Pseudo staticrandom access memory，伪静态随机存储器），因其高数据传输速率，同样在很多领域中得到广泛应用。基于FPGA的特点和PSRAM的特点，二者的结合可广泛应用于图像视频时序控制系统、工业控制系统等多个领域。

现有技术中存在的问题是FPGA与PSRAM进行读写操作时，采用单通道的工作方式，每次操作仅能进行读操作或者写操作，导致读写效率较低。

发明内容

有鉴于此，本发明实施例提供了一种FPGA芯片及电子设备，可以使FPGA与PSRAM之间进行多通道工作，可以同时进行读操作和写操作，提升了读写效率。

本发明实施例的第一方面提供了一种FPGA芯片，所述FPGA芯片分别连接用户设计模块和至少一个PSRAM颗粒组，所述FPGA芯片包括：

至少一个接口模块，每个接口模块对应连接一个PSRAM颗粒组；

时钟同步模块，其与每个接口模块连接，用于向每个接口模块发送时钟信号和同步信号；

内存控制器，其分别与所述用户设计模块、所述时钟同步模块以及每个接口模块连接；

所述用户设计模块向所述内存控制器发送工作控制信号，所述内存控制器根据所述工作控制信号获取所述接口模块导通的数量和操作任务，控制所述时钟同步模块向待导通的接口模块发送时钟信号和同步信号使相应数量的所述接口模块工作，并通过所述接口模块与PSRAM颗粒组之间执行所述操作任务。

本发明实施例的第二方面提供了一种电子设备，所述电子设备包括上述FPGA芯片、用户设计模块以及至少一个PSRAM颗粒组。

本发明实施例与现有技术相比存在的有益效果是：本实施例FPGA芯片包括至少一个接口模块、时钟同步模块以及内存控制器，每个接口模块连接一个PSRAM颗粒组，通过控制多个接口模块导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，同时提升了读写操作的效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例所提供的一种FPGA芯片的模块结构示意图；

图2是本发明一实施例所提供的一种FPGA芯片中接口模块的模块结构示意图；

图3是本发明一实施例所提供的一种FPGA芯片中的模块结构示意图；

图4是图3所提供的一种FPGA芯片的具体模块结构示意图；

图5是本发明一实施例所提供的一种电子设备的模块结构示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明：

图1示出了本发明一实施例所提供的一种FPGA芯片的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

如图1所示，FPGA芯片1分别连接用户设计模块2和至少一个PSRAM颗粒组4，FPGA芯片包括：

至少一个接口模块30，每个接口模块30对应连接一个PSRAM颗粒组4；

时钟同步模块20，其与每个接口模块30连接，用于向每个接口模块30发送时钟信号和同步信号；

内存控制器3，其分别与用户设计模块2、时钟同步模块20以及每个接口模块30连接；

用户设计模块2向内存控制器3发送工作控制信号，内存控制器3根据工作控制信号获取接口模块30导通的数量和操作任务，控制时钟同步模块20向待导通的接口模块30发送时钟信号和同步信号使相应数量的接口模块30工作，并通过接口模块30与PSRAM颗粒组4之间执行操作任务。

其中，用户设计模块2可以为用户界面，通过在用户界面中可以发送读命令、写命令以及选择工作的PSRAM颗粒组4的数量；内存控制器3用于将用户发送的写、读等命令和地址进行排序重组，组合成满足PSRAM协议的数据格式，同时，写数据时内存控制器3会对数据进行重组和缓存，以满足命令和数据之间的初始延时值，读数据时，内存控制器3会对读回的数据进行采样和重组，恢复成正确数据；接口模块30提供内存控制器3与外部PSRAM颗粒组4之间的物理层定义与接口，接收来自内存控制器3的命令地址和数据，并向PSRAM颗粒组4接口提供满足时序与顺序要求的信号；时钟同步模块20由锁相环、时钟启停器和时钟分频器等硬核构成，为整个系统提供高速时钟和低速时钟，因此系统内硬核数量和种类繁多，所以需要时钟同步模块20控制整个系统的时钟启停和复位时机，保证系统复位的准确性和工作起点的一致性；FPGA芯片与PSRAM颗粒组4之间可以形成单通道信号传输模式和多通道信号传输模式，单通道多通道可选的内存控制器3和接口模块30配合多颗粒内嵌FPGA架构，极大的提高了实际应用的灵活性，当用户需要读写同时进行时，内存控制器3和物理层接口电路可满足用户需求，选择多通道模式即可。此模式下，将时钟同步模块20单独形成一个控制模块在最顶层，保证多通道稳定性，再将原来做字扩展的PSRAM颗粒组4独立开来，分成n个通道，分别根据各自工作情况做初始化，初始化成功后，即可单独对n个通道独立操作，当用户只想做简单字扩展时，也可选择内存控制和接口的单通道模式。

本实施例提供一种FPGA芯片，接收用户设计模块2发送的工作控制信号，根据该工作控制信号与其连接的PSRAM颗粒组4进行通信，通过在用户界面中选择一个PSRAM颗粒组4工作或者多个PSRAM颗粒组4工作，使FPGA芯片1与一个或者多个PSRAM颗粒组4进行通信，FPGA芯片1与PSRAM颗粒组4的连接方式是通过内部设置多个接口模块30，每个接口模块30与一个PSRAM颗粒组4一一对应连接，内存控制器3接收到工作控制信号获取接口模块30导通的数量和操作任务，接口模块30导通的数量可以为一个形成单通道，也可以为多个形成多通道，操作任务可以为读操作，也可以为写操作，例如，内存控制器3控制时钟同步模块20向一个接口模块30发送时钟信号和同步信号，内存控制器3再通过接口模块30向PSRAM颗粒组4发送数据或者接收数据，并且本实施例为FPGA芯片提供的多颗粒内嵌PSRAM架构，在不占用对外封装的I/O资源前提下，为客户提供大容量高带宽PSRAM颗粒组，每个接口模块连接一个PSRAM颗粒组，通过控制多个接口模块导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，提升了读写操作的效率，同时配合布局布线算法，自动为客户链接内嵌PSRAM颗粒I/O，减少客户工作量与学习成本，节约开发时间，方便客户操作。

作为一种实施方式，内存控制器3根据工作控制信号获取接口模块30导通的数量为一个以及操作任务为读操作或者写操作时，内存控制器3控制时钟同步模块20向一个接口模块30发送时钟信号和同步信号使接口模块30处于工作状态，并通过接口模块30与PSRAM颗粒组4进行读操作或者写操作。

其中，当用户设计模块2向内存控制器3输出单通道导通的工作控制信号时，内存控制器3通过时钟同步模块20控制一个接口模块30导通，当操作任务为读操作时，内存控制器3通过接口模块30从与接口模块30连接的PSRAM颗粒组4中读取数据，当操作任务为写操作时，内存控制器3通过接口模块30将数据写入到与接口模块30连接的PSRAM颗粒组4中。

本实施方式控制一个接口模块导通时，与一个PSRAM颗粒组进行数据通信，实现了与一个PSRAM颗粒组之间进行读操作或者写操作的功能。

作为一种实施方式，内存控制器3根据工作控制信号获取接口模块30导通的数量为至少两个以及操作任务为读操作和写操作时，控制时钟同步模块20向至少两个接口模块30发送同步信号和时钟信号使至少两个接口模块30处于工作状态，并通过至少一个接口模块30与至少一个PSRAM颗粒组4进行读操作，同时通过至少一个接口模块30与至少一个PSRAM颗粒组4进行写操作。

其中，当用户设计模块2向内存控制器3输出多通道导通的工作控制信号时，内存控制器3通过时钟同步模块20控制多个接口模块30导通，当操作任务为读操作和写操作时，内存控制器3通过接口模块30从与一部分接口模块30连接的PSRAM颗粒组4中读取数据，同时内存控制器3通过另一部分接口模块30将数据写入到与接口模块30连接的PSRAM颗粒组4中。

本实施方式通过控制多个接口模块30导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，同时提升了读写操作的效率。

作为一种实施方式，时钟同步模块20用于产生同步信号、高速写偏移时钟信号、高速读偏移时钟信号以及低速时钟信号；如图2所示，本实施方式给出了一个接口模块内部的模块示意图，其余接口模块内部的接口与此相同，接口模块30包括：初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14。

初始化模块11，与时钟同步模块20以及PSRAM颗粒组4连接，用于在低速时钟信号的作用下工作，并在PSRAM颗粒组4上电后，对PSRAM颗粒组4进行初始化设置；

数据通路模块12，与时钟同步模块20、内存控制器3以及输入输出逻辑模块14连接，用于在低速时钟信号的作用下工作，并当FPGA芯片1中的内存控制器3对PSRAM颗粒组4进行写数据操作时，接收FPGA芯片1中的内存控制器3发送的写数据和数据使能信号，并将写数据和数据使能信号发送至输入输出逻辑模块14；当FPGA芯片1中的内存控制器3对PSRAM颗粒组4进行读数据操作时，数据通路模块12接收输入输出逻辑模块14从PSRAM颗粒组4中读出的数据，并将读出的数据发送至FPGA芯片1中的内存控制器3；

命令/地址控制通路模块13，与时钟同步模块20、内存控制器3以及输入输出逻辑模块14连接，用于在低速时钟信号的作用下工作，并接收内存控制器3发送的读/写命令和地址信号，且将读/写命令和地址信号发送至输入输出逻辑模块14；

输入输出逻辑模块14，与时钟同步模块20以及PSRAM颗粒组4连接，用于在低速时钟信号的作用下工作，并在高速写偏移时钟信号和同步信号的作用下，根据数据使能信号、写命令以及地址信号将FPGA芯片1中的内存控制器3发送的写数据写入PSRAM颗粒组4，或者在高速读偏移时钟信号和同步信号的作用下，根据读命令和地址信号将PSRAM颗粒组4中存储的数据读出。

具体实施时，内存控制器3发送的写数据、读数据、各种命令、信号等均是根据用户设计对FPGA芯片1进行相应设置时的需求进行的，即内存控制器3发送的写数据、读数据、各种命令、信号是根据FPGA芯片1具体实现的功能进行的；此外，需要说明的是，在本实施例中，接口模块30中的初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14四个模块之间两两互相连接，图2中仅对部分连接关系进行了示意。

在本实施例中，本发明通过采用包括初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14的接口模块30，使得该接口模块30可正确接收内存控制器3的命令，并向PSRAM颗粒组4提供满足时序与顺序要求的信号，进而将实现FPGA芯片与PSRAM颗粒组4之间的数据读写。

进一步地，作为本发明一种实施方式，如图2所示，时钟同步模块20包括锁相环100、分频器101、时钟启停器102以及同步模块103。

其中，锁相环100，与输入输出逻辑模块14连接，用于产生高速读偏移时钟信号和高速写偏移时钟信号；

分频器101，与锁相环100、初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14连接，用于根据高速读偏移时钟信号或高速写偏移时钟信号产生相应的低速时钟信号；

时钟启停器102，与分频器101连接，用于控制分频器101输出低速时钟信号的时间；

同步模块103，与锁相环100、时钟启停器102以及输入输出逻辑模块14连接，用于向同时工作的接口模块输出同步信号。

具体实施时，锁相环100根据内存控制器3提供的原始低速时钟信号产生高速时钟信号，分频器101将该高速时钟信号分频成同时钟域的低速时钟信号，并将该低速时钟信号发送至初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14，使得初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14进行同步性工作，而时钟启停器102负责时钟放出的准确时刻进而以用于同步同一个接口模块中的不同模块，当多个接口模块同时工作时，同步模块根据时钟启停器102中的时钟信号同步不同的接口模块同时工作。

需要说明的是，在本发明实施例中，当接口模块30工作于写数据模式时，锁相环100根据外部提供设备提供的原始低速时钟信号产生高速写偏移时钟信号，而分频器101则将该高速写偏移时钟信号分频呈同时钟域的第一低速时钟信号；当接口模块30工作于读数据模式时，锁相环100根据外部提供设备提供的原始低速时钟信号产生高速读偏移时钟信号，而分频器101则将该高速读偏移时钟信号分频呈同时钟域的第二低速时钟信号。

在本实施例中，通过采用包括锁相环100、分频器101、时钟启停器102以及同步模块103的时钟同步模块20，使得锁相环100可产生数据读写过程中的高速时钟信号，分频器101根据该高速时钟信号产生用于控制初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14同步工作的时钟信号，使得该接口模块30中的各个模块可同步工作，同时，通过同步模块103同步不同的接口模块同时工作，避免了接口模块30因其内部模块工作不同步而无法进行正确的数据读写。

进一步地，初始化模块11在对PSRAM颗粒组4进行初始化设置时，该初始化设置包括但不限于复位、时钟使能以及寄存器配置等设置。

进一步地，作为本发明一种实施方式，本实施例所提供的接口模块30还可以在对数据进行读出之前进行读校准，即输入输出逻辑模块14在高速写偏移时钟信号的作用下，根据写命令向PSRAM颗粒组4的预设地址写入固定数据，并在高速读偏移时钟信号的作用下，根据读命令将固定数据读出，并根据写入的固定数据与读出的固定数据对PSRAM颗粒组4进行读校准；需要说明的是，预设地址和固定数据可根据用户设计进行设置，此处不做具体限制。

具体实施时，当对PSRAM颗粒组4中的数据进行读出操作之前，输入输出逻辑模块14在高速写偏移时钟信号的作用下，根据写命令向PSRAM颗粒组4的地址A写入固定数据B，并在高速读偏移时钟信号的作用下，根据读命令将该固定数据B读出。在将该固定数据B读出后，输入输出逻辑模块14将读出的固定数据B与写入的固定数据B进行比较，若两者相同，则表明数据读过程无误，若两者有偏差，则输出相应的消息，以实现对读数据过程的校准。

在本实施例中，本发明提供的接口模块30在对数据进行读出之前通过读校准，可提前知悉读数据过程是否存在故障，进而可及时做出相应的解救措施，避免因读数据过程存在问题而导致FPGA芯片与PSRAM颗粒组4之间无法进行有效结合。

进一步地，作为本发明一种实施方式，输入输出逻辑模块14中包括串并转换器，该串并转换器的高速时钟端口与时钟同步模块20连接，当输入输出逻辑模块14将PSRAM颗粒组4中存储的数据读出时，串并转换器对读出的数据进行中心点采样，进而保证数据读出过程中采样的准确性，从而确保数据被准确读出。

进一步地，作为本发明一种实施方式，输入输出逻辑模块14中包括并串转换器，并串转换器的高速时钟端口与时钟同步模块20连接，当输入输出逻辑模块14将FPGA芯片1中的内存控制器3发送的写数据写入PSRAM颗粒组4时，并串转换器对写入的数据与高速写偏移时钟信号进行同步处理。

需要说明的是，在本实施例中，串并转换器和并串转换器分别与现有的串并转换器和并串转换器的电路结构和工作原理相同，具体可参考现有技术，此处不再赘述。

进一步地，作为本发明一种实施方式，数据通路模块12还用于当内存控制器3对PSRAM颗粒组4进行写数据操作时，接收内存控制器3发送写延时参数，并根据写延时参数对写数据进行缓存处理。

进一步地，作为本发明一种实施方式，数据通路模块12还用于FPGA芯片1中的内存控制器3对PSRAM颗粒组4进行读数据操作时，接收输入输出逻辑模块14发送的读延时参数，并根据读延时参数对读出的数据进行缓存处理。

下面以图2所示的电路为例对本发明所提供的FPGA芯片的单通道导通的工作原理作具体说明，详述如下：

如图2所示，当进行单通道导通时，需要在FPGA芯片中与PSRAM颗粒组4进行数据读写通信时，时钟同步模块20中的锁相环100根据内存控制器3输入的时钟信号生成高速读偏移时钟信号和高速写偏移时钟信号的高速时钟信号，时钟同步模块20中的分频器101对该高速时钟信号进行分频，以生成相应的低速时钟信号，并将该低速时钟信号发送至初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14，使得初始化模块11、数据通路模块12、命令/地址控制通路模块13以及输入输出逻辑模块14根据该低速时钟信号进行同步工作，同时将该高速读偏移时钟信号和高速写偏移时钟信号发送至输入输出逻辑模块14。

当初始化模块11在时钟同步模块20提供的低速时钟信号的作用下工作时，初始化模块11的主要作用是对PSRAM颗粒组4进行初始化配置。当FPGA芯片1中的内存控制器3根据具体应用场景中用户设计的命令需要将数据写入PSRAM颗粒组4中时，FPGA芯片1中的内存控制器3将发送相应的写数据和写数据使能信号至数据通路模块12，数据通路模块12则将该写数据和写数据使能信号发送至输入输出逻辑模块14；同时，FPGA芯片1中的内存控制器3还将发送相应的写命令以及数据写入地址信号至命令/地址控制通路模块13，命令/地址控制通路模块13则将该写命令和数据写入地址信号发送至输入输出逻辑模块14；当输入输出逻辑模块14在时钟同步模块20发送的低速时钟信号下工作时，输入输出逻辑模块14将在高速写偏移时钟信号的作用下，根据数据使能信号、写命令以及数据写入地址信号将FPGA芯片1中的内存控制器3发送的写数据写入PSRAM颗粒组4的相应地址中，以实现FPGA芯片与PSRAM颗粒组4之间的数据写入通信。

当FPGA芯片1中的内存控制器3根据具体应用场景中用户设计的命令需要从PSRAM颗粒组4中读出数据时，FPGA芯片1中的内存控制器3将发送相应的读命令以及数据读出地址信号至命令/地址控制通路模块13，命令/地址控制通路模块13则将该读命令和数据读出地址信号发送至输入输出逻辑模块14，输入输出逻辑模块14在接收到该读命令和数据读出地址信号后，将PSRAM颗粒组4中相应地址存储的数据读出，并通过数据通路模块12发送给FPGA芯片1中的内存控制器3，以实现FPGA芯片与PSRAM颗粒组4之间的数据读出通信。

下面以图3和图4所示的电路为例对本发明所提供的FPGA芯片的双通道导通的工作原理作具体说明，详述如下：

如图3和图4所示，FPGA芯片包括第一接口模块31和第二接口模块32，第一接口模块31包括第一初始化模块11、第一数据通路模块12、第一命令/地址控制通路模块13以及第一输入输出逻辑模块14，第二接口模块32包括第二数据通路模块22、第二命令/地址控制通路模块23以及第二输入输出逻辑模块24，当进行双通道导通时，需要在FPGA芯片中与第一PSRAM颗粒组41进行数据写通信，与第二PSRAM颗粒组4进行数据读通信，时钟同步模块20中的锁相环100根据内部控制器3输出的时钟信号生成高速读偏移时钟信号和高速写偏移时钟信号的高速时钟信号，时钟同步模块20中的分频器101对该高速时钟信号进行分频，以生成相应的低速时钟信号，并将该低速时钟信号发送至第一初始化模块11、第一数据通路模块12、第一命令/地址控制通路模块13、第一输入输出逻辑模块14、第二初始化模块21、第二数据通路模块22、第二命令/地址控制通路模块23以及第二输入输出逻辑模块24，使得第一初始化模块11、第一数据通路模块12、第一命令/地址控制通路模块13、第一输入输出逻辑模块14、第二初始化模块21、第二数据通路模块22、第二命令/地址控制通路模块23以及第二输入输出逻辑模块24根据该低速时钟信号进行同步工作，同时将该高速读偏移时钟信号和高速写偏移时钟信号发送至第一输入输出逻辑模块14和第二输入输出逻辑模块24，同步模块向第一输入输出逻辑模块14和第二输入输出逻辑模块24发送同步信号，使第一输入输出逻辑模块14和第二输入输出逻辑模块24同时工作。

当第一初始化模块11在时钟同步模块20提供的低速时钟信号的作用下工作时，第一初始化模块11的主要作用是对第一PSRAM颗粒组41进行初始化配置。内存控制器3根据具体应用场景中用户设计的命令需要将数据写入第一PSRAM颗粒组41中时，内存控制器3将发送相应的写数据和写数据使能信号至第一数据通路模块12，第一数据通路模块12则将该写数据和写数据使能信号发送至第一输入输出逻辑模块14；同时，内存控制器3还将发送相应的写命令以及数据写入地址信号至第一命令/地址控制通路模块13，第一命令/地址控制通路模块13则将该写命令和数据写入地址信号发送至第一输入输出逻辑模块14；当第一输入输出逻辑模块14在时钟同步模块20发送的低速时钟信号下工作时，第一输入输出逻辑模块14将在高速写偏移时钟信号和同步信号的作用下，根据数据使能信号、写命令以及数据写入地址信号将内存控制器3发送的写数据写入第一PSRAM颗粒组4的相应地址中，以实现FPGA芯片与第一PSRAM颗粒组4之间的数据写入通信。

当第二初始化模块21在时钟同步模块20提供的低速时钟信号的作用下工作时，第二初始化模块21的主要作用是对第二PSRAM颗粒组41进行初始化配置。当内存控制器3根据具体应用场景中用户设计的命令需要从第二PSRAM颗粒组42中读出数据时，内存控制器3将发送相应的读命令以及数据读出地址信号至第二命令/地址控制通路模块23，第二命令/地址控制通路模块23则将该读命令和数据读出地址信号发送至第二输入输出逻辑模块24，当第二输入输出逻辑模块24在时钟同步模块20发送的低速时钟信号下工作时，第二输入输出逻辑模块24将在高速读偏移时钟信号和同步信号的作用下，根据读命令和数据读出地址信号，将第二PSRAM颗粒组42中相应地址存储的数据读出，并通过第二数据通路模块22发送给内存控制器3，以实现FPGA芯片与第二PSRAM颗粒组42之间的数据读出通信。

本发明实施例提出了一种FPGA芯片，内嵌多个PSRAM颗粒，在PSRAM颗粒工作频率不变的情况下，带宽吞吐量提高n倍（n为内嵌颗粒个数），满足客户高带宽，大容量存储需求。在多颗粒内嵌封装的基础上，结合PSRAM 电路提供多通道可选的存储模式，在用户只希望单纯提高带宽的应用场景下，可选择单通道模式，这时多颗粒只做简单字扩展，提高带宽吞吐量。当用户需要多通道操作时，可选多通道模式，即对每个通道颗粒独立读写操作，各个通道数据独立。通道数最多不大于内嵌颗粒数。在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式。

进一步地，本发明还提供了一种电子设备10，如图5所示，该电子设备10包括FPGA芯片1、用户设计模块2以及至少一个PSRAM颗粒组4。需要说明的是，本发明实施例所提供的电子设备的具体工作原理，可参考前述关于图1至图4的详细描述，此处不再赘述。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种FPGA芯片，其特征在于，所述FPGA芯片分别连接用户设计模块和至少一个PSRAM颗粒组，所述FPGA芯片包括：

至少一个接口模块，每个接口模块对应连接一个PSRAM颗粒组；

时钟同步模块，其与每个接口模块连接，用于向每个接口模块发送时钟信号和同步信号；

内存控制器，其分别与所述用户设计模块、所述时钟同步模块以及每个接口模块连接；

所述用户设计模块向所述内存控制器发送工作控制信号，所述内存控制器根据所述工作控制信号获取所述接口模块导通的数量和操作任务，控制所述时钟同步模块向待导通的接口模块发送时钟信号和同步信号使相应数量的所述接口模块工作，并通过所述接口模块与PSRAM颗粒组之间执行所述操作任务。

2.根据权利要求1所述的FPGA芯片，其特征在于，所述内存控制器根据所述工作控制信号获取接口模块导通的数量为一个以及所述操作任务为读操作或者写操作时，所述内存控制器控制所述时钟同步模块向一个接口模块发送时钟信号和同步信号使所述接口模块处于工作状态，并通过所述接口模块与PSRAM颗粒组进行读操作或者写操作。

3.根据权利要求1所述的FPGA芯片，其特征在于，所述内存控制器根据所述工作控制信号获取接口模块导通的数量为至少两个以及所述操作任务为读操作和写操作时，控制所述时钟同步模块向至少两个接口模块发送同步信号和时钟信号使至少两个接口模块处于工作状态，并通过至少一个接口模块与至少一个PSRAM颗粒组进行读操作，同时通过至少一个接口模块与至少一个PSRAM颗粒组进行写操作。

4.根据权利要求1所述的FPGA芯片，其特征在于，所述时钟同步模块用于产生同步信号、高速写偏移时钟信号、高速读偏移时钟信号以及低速时钟信号；

所述接口模块包括：

初始化模块，与所述时钟同步模块以及所述PSRAM颗粒组连接，用于在所述低速时钟信号的作用下工作，并在所述PSRAM颗粒组上电后，对所述PSRAM颗粒组进行初始化设置；

数据通路模块，与所述时钟同步模块、所述内存控制器以及输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并当所述内存控制器对所述PSRAM颗粒组进行写数据操作时，接收所述FPGA芯片中的内存控制器发送的写数据和数据使能信号，并将所述写数据和所述数据使能信号发送至输入输出逻辑模块；当所述内存控制器对所述PSRAM颗粒组进行读数据操作时，所述数据通路模块接收所述输入输出逻辑模块从所述PSRAM颗粒组中读出的数据，并将读出的数据发送至所述内存控制器；

命令/地址控制通路模块，与所述时钟同步模块、所述内存控制器以及所述输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并接收所述内存控制器发送的读/写命令和地址信号，且将所述读/写命令和地址信号发送至所述输入输出逻辑模块；

所述输入输出逻辑模块，与所述时钟同步模块以及所述PSRAM颗粒组连接，用于在所述低速时钟信号的作用下工作，并在所述高速写偏移时钟信号和所述同步信号的作用下，根据所述数据使能信号、所述写命令以及所述地址信号将所述内存控制器发送的写数据写入所述PSRAM颗粒组，或者在所述高速读偏移时钟信号和所述同步信号的作用下，根据读命令和地址信号将所述PSRAM颗粒组中存储的数据读出。

5.根据权利要求4所述的FPGA芯片，其特征在于，所述时钟同步模块包括：

锁相环，与所述输入输出逻辑模块连接，用于产生所述高速读偏移时钟信号和所述高速写偏移时钟信号；

分频器，与所述锁相环、所述初始化模块、所述数据通路模块、所述命令/地址控制通路模块以及所述输入输出逻辑模块连接，用于根据所述高速读偏移时钟信号或所述高速写偏移时钟信号产生相应的低速时钟信号；

时钟启停器，与所述分频器连接，用于控制所述分频器输出所述低速时钟信号的时间；

同步模块，与所述锁相环、所述时钟启停器以及所述输入输出逻辑模块连接，用于向同时工作的接口模块输出同步信号。

6.根据权利要求4或5所述的FPGA芯片，其特征在于，所述初始化模块对所述PSRAM颗粒组进行的初始化设置包括复位、时钟使能以及寄存器配置；

所述输入输出逻辑模块在所述高速写偏移时钟信号的作用下，根据所述写命令向所述PSRAM颗粒组的预设地址写入固定数据，并在所述高速读偏移时钟信号的作用下，根据所述读命令将所述固定数据读出，并根据写入的固定数据与读出的固定数据对所述PSRAM颗粒组进行读校准。

7.根据权利要求6所述的FPGA芯片，其特征在于，所述输入输出逻辑模块中包括串并转换器，所述串并转换器的高速时钟端口与所述时钟同步模块连接，当所述输入输出逻辑模块将所述PSRAM颗粒组中存储的数据读出时，所述串并转换器对读出的数据进行中心点采样。

8.根据权利要求6所述的FPGA芯片，其特征在于，所述输入输出逻辑模块中包括并串转换器，所述并串转换器的高速时钟端口与所述时钟同步模块连接，当所述输入输出逻辑模块将所述FPGA芯片中的内存控制器发送的写数据写入所述PSRAM颗粒组时，所述并串转换器对写入的数据与所述高速写偏移时钟信号进行同步处理。

9.根据权利要求6所述的FPGA芯片，其特征在于，所述数据通路模块还用于当所述内存控制器对所述PSRAM颗粒组进行写数据操作时，接收所述内存控制器发送写延时参数，并根据所述写延时参数对所述写数据进行缓存处理；

所述数据通路模块还用于所述内存控制器对所述PSRAM颗粒组进行读数据操作时，接收所述输入输出逻辑模块发送的读延时参数，并根据所述读延时参数对读出的数据进行缓存处理。

10.一种电子设备，其特征在于，所述电子设备包括如权利要求1至9任意一项所述的FPGA芯片、用户设计模块以及至少一个PSRAM颗粒组。

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