CN110716894A - 一种ssd多核sram加速系统及其工作方法 - Google Patents

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Abstract

本发明涉及一种SSD多核SRAM加速系统及其工作方法；其中，加速系统，包括高级可扩展接口，第一模块，第二模块，第三模块，第四模块，第五模块，第六模块，第七模块，第八模块，第九模块，及第十模块；高级可扩展接口包括：写数据通道，写地址通道，读地址通道，读数据通道，及写响应通道。本发明通过对于读写地址进行不重合操作，优化成全双工，从而提高SRAM总线性能，消耗逻辑资源少，性能提升大，能够更好地满足需求。

Description

一种SSD多核SRAM加速系统及其工作方法
技术领域
本发明涉及固态硬盘存储技术领域，更具体地说是指一种SSD多核SRAM加速系统及其工作方法。
背景技术
SSD-Solid State Drives(固态硬盘)SOC(片上系统)芯片,为了大幅提高性能，一般采用多核CPU，在多核CPU上会共享SRAM(静态随机存取存储器)，一般采用AXI(Advancedextensible Interface高级可扩展接口)，为了保证数据一致性的问题，通常不支持乱序，而且读写要按照顺序，这就导致了本来是可以全双工AXI读写操作变成半双工的读写操作，总线性能直接减半，影响了SSD的性能，导致无法满足需求。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种SSD多核SRAM加速系统及其工作方法。
为实现上述目的，本发明采用于下技术方案：
一种SSD多核SRAM加速系统，包括：高级可扩展接口，第一模块，第二模块，第三模块，第四模块，第五模块，第六模块，第七模块，第八模块，第九模块，及第十模块；所述高级可扩展接口包括：写数据通道，写地址通道，读地址通道，读数据通道，及写响应通道；所述写数据通道与第一模块连接，所述写地址通道与读地址通道均与所述第二模块连接，所述第二模块还与所述第三模块，及第四模块连接，所述第三模块，及第四模块与第五模块，第六模块，及第七模块连接，所述第六模块，第七模块，及第八模块与所述第九模块连接，所述第九模块与所述第十模块连接，所述第十模块还与所述读数据通道，及写响应通道连接。
其进一步技术方案为：所述第一模块用于缓存来自所述高级可扩展接口的写数据，输出写数据或写选择信号。
其进一步技术方案为：所述第二模块用于将所述写地址通道或读地址通道经过控制写到后面的地址先进先出存储器。
其进一步技术方案为：所述第三模块用于缓存来自所述高级可扩展接口的写地址，读地址，及共享先入先出队列。
其进一步技术方案为：所述第四模块用于加速SRAM的操作，缓存可加速的读写命令。
其进一步技术方案为：所述第五模块用于从地址先进先出存储器按照状态机的功能取出来，并做特定的处理，输出主地址和控制信号，及加速地址和控制信号。
其进一步技术方案为：所述第八模块用于对输入的主读数据或写响应及控制信号，和对输入的加速读数据或写响应及控制信号，进行处理，输入下一级的响应先进先出控制器。
其进一步技术方案为：所述第九模块用于缓存来自SRAM的数据，及写响应。
其进一步技术方案为：所述第十模块用于从主读数据或写响应先进先出储存器中取出数据，分别送到所述读数据通道和写响应通道。
一种SSD多核SRAM加速工作方法，基于上述所述的加速系统，包括以下步骤：
判断高级可扩展接口是否加速；若是，进行先写后读，写进入第三模块，读进入第四模块进行加速；若否，则进入第三模块；
将写序列号存入专用写序列号的先进先出存储器，读序列号存入专用读的先进先出存储器，且生成主状态机下的写地址及控制信号或加速状态机下的写地址及控制信号至SRAM中；
将数据写入SRAM，并从SRAM中将速度读出来，送到第九模块，转变成读数据或写反馈信号。
本发明与现有技术相比的有益效果是：对于读写地址进行不重合操作，优化成全双工，从而提高SRAM总线性能，消耗逻辑资源少，性能提升大，能够更好地满足需求。
下面结合附图和具体实施例对本发明作进一步描述。
附图说明
图1为本发明一种SSD多核SRAM加速系统的示意性框图；
图2为本发明提供的SRAM AXI加速控制器主状态机的示意性框图；
图3为本发明提供的SRAM AXI加速控制器加速状态机的示意性框图；
图4为本发明一种SSD多核SRAM加速工作方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如图1到图4所示的具体实施例，其中，如图1至图3所示，本发明公开了一种SSD多核SRAM加速系统，包括：高级可扩展接口10，第一模块20，第二模块30，第三模块40，第四模块50，第五模块60，第六模块70，第七模块80，第八模块90，第九模块100，及第十模块110；所述高级可扩展接口10包括：写数据通道11，写地址通道12，读地址通道13，读数据通道14，及写响应通道15；所述写数据通道11与第一模块20连接，所述写地址通道12与读地址通道13均与所述第二模块30连接，所述第二模块30还与所述第三模块40，及第四模块50连接，所述第三模块40，及第四模块50与第五模块60，第六模块70，及第七模块80连接，所述第六模块70，第七模块80，及第八模块90与所述第九模块100连接，所述第九模块100与所述第十模块110连接，所述第十模块110还与所述读数据通道14，及写响应通道15连接。
其中，所述第一模块20用于缓存来自所述高级可扩展接口10的写数据，输出写数据或写选择信号。
其中，所述第二模块30用于将所述写地址通道或读地址通道经过控制写到后面的地址先进先出存储器。
其中，所述第三模块40用于缓存来自所述高级可扩展接口10的写地址，读地址，及共享先入先出队列。
其中，所述第四模块50用于加速SRAM的操作，缓存可加速的读写命令。
其中，所述第五模块60用于从地址先进先出存储器按照状态机的功能取出来，并做特定的处理，输出主地址和控制信号，及加速地址和控制信号。
其中，第六模块70为专用写序列号的先进先出存储器；第七模块80为专用读的先进先出存储器。
其中，所述第八模块90用于对输入的主读数据或写响应及控制信号，和对输入的加速读数据或写响应及控制信号，进行处理，输入下一级的响应先进先出控制器。
其中，所述第九模块100用于缓存来自SRAM的数据，及写响应。
其中，所述第十模块110用于从主读数据或写响应先进先出储存器中取出数据，分别送到所述读数据通道和写响应通道。
其中，如图2至图3所示，图中的翻译如下：
SM_IDLE：初始状态，等待接收读写命令；
SM_RD：读操作，可以不需要等待，SRAM直接将数据送出来；
SM_WR：写操作，数据来自高级可扩展接口，若在写突发中，数据未准备，则进入数据等待状态；
SM_WR_WAIT：写数据等待；
UP(加速)_WAIT：如果打开SRAM加速，则会有此状态，等待加速状态机结束操作；
MAJOR(主)_WAIT：等待主状态机操作结束；
上述操作说明如下：
在未加速的情况下,仅主状态机运转：
当读操作时：
S1:初始态(SM_IDLE)；
S2：接收到读命令，开始进行读(SM_RD)；
S3：读数据完成最后一笔数据输出，再次进去初始态(IDLE)，否则一直处于读状态(SM_RD)。
当写操作时：
S1:初始态(SM_IDLE)；
S2：接收到写命令，开始进行写(SM_WR)；
S3：如果写数据未准备好，则进入写等待(SM_WR_WAIT)，否则在写状态(SM_WR)；
S4：如果写最后一笔数据传输完毕，则进入初始态(SM_IDLE)。
在加速的情况下,主状态机和加速状态机都需要运转，有加速的情况：
如主状态机负责读操作，加速状态机负责写操作；
状态机读操作：
S1:初始态(SM_IDLE)；
S2：接收到读命令，开始进行读(SM_RD)；
S3：读数据完成最后一笔数据输出，进入等待状态，等待加速状态机操作完成(UP_WAIT)，否则一直处于读状态(SM_RD)；
S4：等到加速状态机完成操作，进入初始态。
加速状态机写操作：
S1:初始态(SM_IDLE)；
S2：接收到写命令，开始进行写(SM_WR)；
S3：如果写数据未准备好，则进入写等待(SM_WR_WAIT)，否则在写状态(SM_WR)；
S4：如果写最后一笔数据传输完毕，进入等待状态，等待主状态机操作完成(MAJOR_WAIT)；
S5：等到MAJOR_WAIT，加速状态机进入初始态(SM_IDLE)。
注意：主状态机和加速状态机的状态彼此独立。
如图4所示，本发明还公开了一种SSD多核SRAM加速工作方法，基于上述所述的加速系统，包括以下步骤：
S1，判断高级可扩展接口是否加速；
S2，若是，进行先写后读，写进入第三模块，读进入第四模块进行加速；
S3，若否，则进入第三模块；
S4，将写序列号存入专用写序列号的先进先出存储器，读序列号存入专用读的先进先出存储器，且生成主状态机下的写地址及控制信号或加速状态机下的写地址及控制信号至SRAM中；
S5，将数据写入SRAM，并从SRAM中将速度读出来，送到第九模块，转变成读数据或写反馈信号。
本发明通过对于读写地址进行不重合操作，优化成全双工，从而提高SRAM总线性能，消耗逻辑资源少，性能提升大，能够更好地满足需求。
上述仅以实施例来进一步说明本发明的技术内容，以便于读者更容易理解，但不代表本发明的实施方式仅限于此，任何依本发明所做的技术延伸或再创造，均受本发明的保护。本发明的保护范围以权利要求书为准。

Claims (10)

1.一种SSD多核SRAM加速系统，其特征在于，包括：高级可扩展接口，第一模块，第二模块，第三模块，第四模块，第五模块，第六模块，第七模块，第八模块，第九模块，及第十模块；所述高级可扩展接口包括：写数据通道，写地址通道，读地址通道，读数据通道，及写响应通道；所述写数据通道与第一模块连接，所述写地址通道与读地址通道均与所述第二模块连接，所述第二模块还与所述第三模块，及第四模块连接，所述第三模块，及第四模块与第五模块，第六模块，及第七模块连接，所述第六模块，第七模块，及第八模块与所述第九模块连接，所述第九模块与所述第十模块连接，所述第十模块还与所述读数据通道，及写响应通道连接。
2.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第一模块用于缓存来自所述高级可扩展接口的写数据，输出写数据或写选择信号。
3.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第二模块用于将所述写地址通道或读地址通道经过控制写到后面的地址先进先出存储器。
4.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第三模块用于缓存来自所述高级可扩展接口的写地址，读地址，及共享先入先出队列。
5.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第四模块用于加速SRAM的操作，缓存可加速的读写命令。
6.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第五模块用于从地址先进先出存储器按照状态机的功能取出来，并做特定的处理，输出主地址和控制信号，及加速地址和控制信号。
7.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第八模块用于对输入的主读数据或写响应及控制信号，和对输入的加速读数据或写响应及控制信号，进行处理，输入下一级的响应先进先出控制器。
8.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第九模块用于缓存来自SRAM的数据，及写响应。
9.根据权利要求1所述的一种SSD多核SRAM加速系统，其特征在于，所述第十模块用于从主读数据或写响应先进先出储存器中取出数据，分别送到所述读数据通道和写响应通道。
10.一种SSD多核SRAM加速工作方法，基于权利要求1至9的任一项所述的加速系统，其特征在于，包括以下步骤：
判断高级可扩展接口是否加速；若是，进行先写后读，写进入第三模块，读进入第四模块进行加速；若否，则进入第三模块；
将写序列号存入专用写序列号的先进先出存储器，读序列号存入专用读的先进先出存储器，且生成主状态机下的写地址及控制信号或加速状态机下的写地址及控制信号至SRAM中；
将数据写入SRAM，并从SRAM中将速度读出来，送到第九模块，转变成读数据或写反馈信号。
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