CN110707113B - 一种全局曝光像素单元及其制备方法 - Google Patents

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Abstract

本发明公开的一种全局曝光像素单元，包括在竖直方向排布的衬底和介质层区域，衬底中包括光电二极管、分别位于光电二极管两侧的晶体管和注入区；介质层区域包括第一介质层、第二介质层直至第M介质层，且相邻的介质层之间通过刻蚀阻挡层隔离；第一介质层、第二介质层直至第M介质层中分别含有第一金属层、第二金属层直至第M金属层；位于奇数层的沟槽金属通过对应的接触金属与晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过对应的接触金属与注入区连接形成存储电容的下极板，形成像素单元的存储电容。本发明提供的一种全局曝光像素单元，增加了存储电容的电容值，降低像素单元的读出噪声，提高了像素单元的灵敏度。

Description

一种全局曝光像素单元及其制备方法
技术领域
本发明涉及图像传感器领域，具体涉及一种全局曝光像素单元及其制备方法。
背景技术
图像传感器是指将光信号转换为电信号的装置，其中大规模商用的图像传感器芯片包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。CMOS图像传感器和传统的CCD图像传感器相比具有的低功耗，低成本和与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)，手机摄像头，摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子，监控，生物技术和医学等领域也得到了广泛的应用。
为了监控高速物体,CMOS图像传感器需要使用全局曝光的像素单元，全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储电容节点上，最后将存储节点的信号逐行输出，由于所有行在同一时间进行曝光，所以不会造成拖影现象。
在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4T、5T、6T、8T和12T等各种结构，虽然各种像素单元中的晶体管数目不同，但它们对其中用于电荷信号存储的存储电容的要求是相同的，即存储电容需要防漏光和电容值尽量大，以防止信号失真和降低读出噪声。常规前照全局像元的电荷存储节点可以使用MOS电容，但当使用背照式工艺时，即光线是从硅片的背面进入感光区域，部分光线会通过硅衬底入射到存储电容即MOS电容的下极板，因而影响MOS电容上存储的电荷信号，造成了信号的失真存储节点的光源寄生响应。
如图1所示是常规的背照式全局像素单元的截面图，其中MOS电容是一个在硅衬底上形成的两端器件，MOS电容上极板11为N型多晶，MOS电容下极板12为P型掺杂区，在上下极板之间是电容介质层。改为背照式以后，由于MOS电容的下极板的周边区域为硅衬底，而硅衬底是透光的，因此入射光可以进入电容下极板，造成存储信号失真。
同时如图1所示，用于像素单元感光的光电二极管2和MOS电容下极板12同时位于的衬底1中，为了保证像素单元的灵敏度，我们希望尽量增加感光区域即光电二极管2的面积，因此MOS电容的面积受到光电二极管的限制，即MOS电容的最大电容值受到限制，也就无法有效减小像素单元的读出噪声。同时光电二极管的面积也受到电容下极板的限制，MOS电容下极板占据的硅衬底面积部分无法用于感光，从而影响了像素单元的灵敏度。
发明内容
本发明的目的是提供一种全局曝光像素单元及其制备方法，可以避免入射光对全局像素单元的存储电容中电荷信号的影响，还可以增加存储电容的电容值，降低像素单元的读出噪声，同时可以增加像素单元中光电二极管的感光面积，提高像素单元的灵敏度。
为了实现上述目的，本发明采用如下技术方案：一种全局曝光像素单元的制备方法，包括如下步骤：
S01：准备一衬底，在所述衬底中形成光电二极管、分别位于光电二极管两侧的晶体管和注入区；在所述衬底表面沉积第一介质层，并在所述第一介质层中形成第一金属层，所述第一金属层的上表面与所述第一介质层的上表面齐平；所述第一金属层通过接触孔与所述晶体管和注入区互连；
S02：依次在所述第一金属层表面沉积第二刻蚀阻挡层和第二介质层；
S03：在所述第二介质层中刻蚀出第二金属互连沟槽；
S04：在所述第二金属互连沟槽中刻蚀出第二接触通孔和第二沟槽通孔，其中，所述第二接触通孔刻蚀停止于所述第一金属层，所述第二沟槽通孔刻蚀停止于所述第二刻蚀阻挡层；
S05：在所述第二介质层表面填充第二金属层，形成位于所述第二沟槽通孔中的第二接触金属和位于所述第二接触通孔中的第二沟槽金属；
S06：重复步骤S02-S05，依次形成第M层介质层和第M层金属层；第N层金属层中形成第N接触金属和第N沟槽金属；M为大于1的整数，N为大于1小于等于M的整数；其中，位于奇数层的沟槽金属通过对应的接触金属与所述晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过对应的接触金属与所述注入区连接形成存储电容的下极板；
S07：在第M金属层上沉积第M+1层介质层，并对所述衬底进行背面减薄至所述光电二极管。
进一步地，所述步骤S04具体包括：
S041：在所述第二金属互连沟槽中刻蚀出所述第二接触通孔和所述第二沟槽通孔，停止于所述第二刻蚀阻挡层；
S042：继续刻蚀所述第二接触通孔，停止于所述第一金属层。
进一步地，同一金属层中相邻的沟槽金属分别连接至存储电容的上极板和下极板，形成同层金属间电容。
进一步地，所述刻蚀阻挡层为SiCN，所述刻蚀阻挡层厚度为100-500埃。
进一步地，所述上极板和下极板可以互换。
进一步地，所述第一介质层、第二介质层直至第M介质层均为相同的介质层，且所述介质层的介电常数低于刻蚀阻挡层的介电常数。
一种全局曝光像素单元，包括在竖直方向排布的衬底和介质层区域，所述衬底中包括光电二极管、分别位于光电二极管两侧的晶体管和注入区；所述介质层区域包括第一介质层、第二介质层直至第M介质层，且相邻的介质层之间通过刻蚀阻挡层隔离；
所述第一介质层、第二介质层直至第M介质层中分别含有第一金属层、第二金属层直至第M金属层；所述第一金属层通过接触孔与所述晶体管和注入区互连，所述第N金属层包括第N接触金属和第N沟槽金属；M为大于1的整数，N为大于1小于等于M的整数；第N接触金属用于连接相邻的沟槽金属，第N沟槽金属与相邻的金属层仅通过刻蚀阻挡层隔离；所述介质层区域还包括第M+1介质层，所述第M+1介质层覆盖所述第M介质层和第M金属层；
位于奇数层的沟槽金属通过对应的接触金属与所述晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过对应的接触金属与所述注入区连接形成存储电容的下极板；相邻沟槽金属之间的刻蚀阻挡层作为电容介质层，形成像素单元的存储电容。
进一步地，所述同一金属层中相邻的沟槽型金属分别连接至存储电容的上极板和下极板，形成同层金属间电容。
进一步地，所述刻蚀阻挡层为SiCN，所述第一介质层、第二介质层直至第M介质层均为相同的介质层，且所述介质层的介电常数低于刻蚀阻挡层的介电常数。
进一步地，所述刻蚀阻挡层厚度为100-500埃。
本发明的有益效果为：本发明提供的一种全局曝光像素单元及其制备方法，既可以避免入射光对信号存储电容中电荷信号的影响，增加存储电容的电容值，降低读出噪声，又可以增加像素单元中用于感光的光电二极管的面积，提高全局像素单元的灵敏度。
附图说明
附图1为现有技术中全局像素单元的截面图。
附图2为完成第一金属层制造工艺的像元截面图。
附图3为完成第二刻蚀阻挡层和第二介质层淀积工艺的的截面图。
附图4为完成第二金属互连沟槽刻蚀的像元截面图。
附图5为形成第二沟槽通孔后的像元截面图。
附图6为形成第二接触通孔后的像元截面图。
附图7为形成第二接触通孔和第二沟槽通孔后的截面图。
附图8为形成第三接触通孔和第三沟槽通孔后的截面图。
附图9为在硅片表面整片淀积介质层后的截面图。
附图10为全局像素单元完成背照式工艺后的截面图。
图中：11MOS电容上极板，12MOS电容下极板，1衬底，2光电二极管，31晶体管，32注入区，33浅沟槽隔离，4接触孔，51第一介质层，52第二介质层，53第三介质层，54第四介质层，61第一金属层，621第二沟槽金属，622第二接触金属，64第二金属互连沟槽，641第二接触通孔，642第二沟槽通孔，631第三沟槽金属，632第三接触金属，71第二刻蚀阻挡层，72第三刻蚀阻挡层，8不同层金属间电容，9同层金属间电容。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
本发明提供的一种全局曝光像素单元的制备方法，包括如下步骤：
S01：如图2所示，准备一衬底1，在衬底1中形成光电二极管2、分别位于光电二极管两侧的晶体管31和注入区32；在衬底1表面沉积第一介质层51，并在第一介质层中形成第一金属层61，第一金属层61的上表面与第一介质层51的上表面齐平；第一金属层61通过接触孔4与晶体管31和注入区32互连。
其中，本步骤是使用常规的CMOS前道制造工艺在硅衬底上形成光电二极管、分别位于光电二极管两侧的晶体管和注入区，晶体管具体包括NMOS晶体管的源漏区，注入区可以为P+型注入区，在每个像素单元的周围还可以设置浅沟槽隔离33等常规像素单元结构。上述前道工艺完成之后，在硅衬底中光电二极管、MOS晶体管等器件所在的一侧上进行后道制造工艺；使用后道制造工艺在第一介质层中形成接触孔和第一金属层，具体步骤可以为：在衬底上衬底第一介质层，在介质层中刻蚀出沟槽，值得注意的是，受到刻蚀工艺等因素影响，这里的沟槽并不是一个覆盖第一介质层的沟槽，而是多个分布在第一介质层中的沟槽。之后在沟槽中填充第一金属层，形成第一金属层；第一金属层通过接触孔连接晶体管和注入区；并且连接晶体管和注入区的第一金属层位于不同的沟槽中。
S02：如图3所示，依次在第一金属层表面沉积第二刻蚀阻挡层71和第二介质层52。其中，本发明中所有刻蚀阻挡层和介质层材质均相同，刻蚀阻挡层为SiCN，刻蚀阻挡层厚度为100-500埃，第二介质层的介电常数低于刻蚀阻挡层的介电常数。
S03：如图4所示，在第二介质层中52刻蚀出第二金属互连沟槽64；第二金属互连沟槽的底部平行，且距离第二刻蚀阻挡层的距离大于0，受限于刻蚀工艺，第二金属互连沟槽64为多个。
S04：如图5和6所示，在第二金属互连沟槽64中刻蚀出第二接触通孔641和第二沟槽通孔642，其中，第二接触通孔641刻蚀停止于第一金属层，第二沟槽通孔642刻蚀停止于第二刻蚀阻挡层。本步骤与S03属于分步选择性刻蚀工艺，本步骤中刻蚀第二接触通孔和第二沟槽通孔的具体工艺为：
S041：在第二金属互连沟槽64中刻蚀出第二接触通孔641和第二沟槽通孔642，停止于第二刻蚀阻挡层71；且第二接触通孔641在水平方向上的尺寸通常大于第二接触通孔642在水平方向上的尺寸，因为本发明中各个金属层中沟槽通孔填充金属之后为沟槽金属，沟槽金属是要形成金属电容的；各个金属层中接触通孔填充金属之后为接触金属，接触金属是要连接不同金属层的，连接作用只需要较小的接触面积即可。
S042：继续刻蚀第二接触通孔641，停止于第一金属层61。在上述相同深度的第二接触通孔和第二沟槽通孔的基础上，继续刻蚀第二接触通孔，即需要起到连接作用的通孔，直至停止在需要连接的第一金属层上，此时，第二接触通孔贯穿第二介质层和第二刻蚀阻挡层，第二沟槽通孔仅贯穿第二介质层。
S05：如图7所示，在第二介质层52表面填充第二金属层，形成位于第二沟槽通孔中的第二接触金属622和位于第二接触通孔中的第二沟槽金属621。第二接触金属用于连接第二金属层与第一金属层；第二沟槽金属和第一金属层之间仅通过第二刻蚀阻挡层隔离。
S06：重复步骤S02-S05，依次形成第M层介质层和第M层金属层；第N层金属层中形成第N接触金属和第N沟槽金属；M为大于1的整数，N为大于1小于等于M的整数。图8中仅示出了三层金属层的示意图，本发明可以对介质层及金属层的层数进行其他设定。
通过对各个金属层中沟槽金属和隔离金属的隔离布局，使得位于奇数层的沟槽金属通过接触金属与晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过接触金属与注入区连接形成存储电容的下极板，形成像素单元的存储电容。
S07：在第M金属层上沉积第M+1层介质层，如图9所示，沉积第四介质层54；并对衬底1进行背面减薄至光电二极管2，并在像素单元中光电二极管2上方周围形成金属挡光层。本发明中第一介质层、第二介质层直至第M+1介质层均为相同的介质材料，且介质层的的介电常数低于刻蚀阻挡层的介电常数。
现有技术中常规的金属层间电容使用低K值的介质和SiCN(含氮的碳化硅层)作为电容介质层，即第一金属层和第二金属层、第二金属层和第三金属层之间分别形成的层间电容，常规的金属间电容的介质层包括了1000埃到8000埃厚度的低K值介质层和100埃到500埃厚度的SiCN层，其厚度较厚，而且低K值介质层的介电常数较低，因此常规层间金属之间的电容值较低。本发明为了增加金属层间电容值，不同于常规的金属间电容，本发明通过大马士革工艺的分步选择性刻蚀形成各个金属层中的接触通孔和沟槽通孔，如步骤S03和步骤S04所示，从而可以仅使用大马士革工艺中的刻蚀阻挡层SiCN(含氮的碳化硅层)作为金属间电容的层间介质，由于电容值与厚度成反比，而同时与介质的介电常数成正比，而SiCN层的介电常数远高于低K值介质，且厚度仅为100埃到500埃，因此电容值比原MOS电容或者是常规层间金属电容可以大幅增加，即增加了全局曝光像素单元的存储电容值，可以有效降低读出噪声。
除了上述不同层金属间电容8，本发明中每层金属层中的填充沟槽金属均是独立的，同一金属层中相邻的沟槽金属分别连接至存储电容的上极板和下极板，具体连接方式可以在改金属层中设置金属互连进行连接，可以形成同层金属间电容9，从而形成同层金属间电容和不同层金属间电容的复合结构，进一步增加存储电容的存储容量。
本发明中去除了现有技术中的MOS电容，还可以避免入射光对信号存储电容中电荷信号的影响，增加像素单元中用于感光的光电二极管的面积，提高全局像素单元的灵敏度，使图像传感器最终能得到高质量的图像。
如附图9所示，本发明提供的一种全局曝光像素单元，包括在竖直方向排布的衬底1和介质层区域，衬底1中包括光电二极管2、分别位于光电二极管两侧的晶体管31和注入区32；介质层区域包括第一介质层51、第二介质层52和第三介质层53，且相邻的介质层之间通过刻蚀阻挡层隔离。其中，附图9中以M等于3为例进行说明。光电二极管的上表面周围还包括金属挡光层。
第一介质层51、第二介质层52和第三介质层53中分别含有第一金属层61、第二金属层和第三金属层；第一金属层61通过接触孔4与晶体管31的源漏和注入区32互连，第二金属层包括第二沟槽金属621和第二接触金属622，第三金属层包括第三沟槽金属631和第三接触金属632。第二接触金属622和第三接触金属632用于连接相邻的沟槽金属，第二沟槽金属621和第三沟槽金属631与相邻的金属层仅通过对应的刻蚀阻挡层隔离；刻蚀阻挡层为SiCN，厚度为100-500埃。第一介质层、第二介质层和第三介质层均为相同的介质层，且介质层的介电常数低于刻蚀阻挡层的介电常数。第四介质层54覆盖第三介质层53以及第三金属层，确保第三金属层与外界环境隔离。
位于奇数层的沟槽金属通过接触金属与晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过接触金属与注入区连接形成存储电容的下极板；相邻沟槽金属之间的刻蚀阻挡层作为电容介质层，形成像素单元的不同层金属间电容8。同时，本发明中，同一金属层中相邻的沟槽型金属分别连接至存储电容的上极板和下极板，形成同层金属间电容9。
本发明提供的一种全局曝光像素单元及其制备方法，可以避免入射光对信号存储电容中电荷信号的影响，采用同层金属间电容和不同层金属间电容的复合结构，增加存储电容的电容值，降低读出噪声；去除了现有技术中的MOS电容，还可以增加像素单元中用于感光的光电二极管的面积，提高全局像素单元的灵敏度。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (10)

1.一种全局曝光像素单元的制备方法，其特征在于，包括如下步骤：
S01：准备一衬底，在所述衬底中形成光电二极管、分别位于光电二极管两侧的晶体管和注入区；在所述衬底表面沉积第一介质层，并在所述第一介质层中形成第一金属层，所述第一金属层的上表面与所述第一介质层的上表面齐平；所述第一金属层通过接触孔与所述晶体管和注入区互连；
S02：依次在所述第一金属层表面沉积第二刻蚀阻挡层和第二介质层；
S03：在所述第二介质层中刻蚀出第二金属互连沟槽；
S04：在所述第二金属互连沟槽中刻蚀出第二接触通孔和第二沟槽通孔，其中，所述第二接触通孔刻蚀停止于所述第一金属层，所述第二沟槽通孔刻蚀停止于所述第二刻蚀阻挡层；
S05：在所述第二介质层表面填充第二金属层，形成位于所述第二沟槽通孔中的第二接触金属和位于所述第二接触通孔中的第二沟槽金属；
S06：重复步骤S02-S05，依次形成第M介质层和第M金属层；第N金属层中形成第N接触金属和第N沟槽金属；M为大于1的整数，N为大于1小于等于M的整数；其中，位于大于1的奇数层的沟槽金属通过对应的接触金属以及第一金属层与所述晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过对应的接触金属以及第一金属层与所述注入区连接形成存储电容的下极板；
S07：在第M金属层上沉积第M+1层介质层，并对所述衬底进行背面减薄至所述光电二极管。
2.根据权利要求1所述的一种全局曝光像素单元的制备方法，其特征在于，所述步骤S04具体包括：
S041：在所述第二金属互连沟槽中刻蚀出所述第二接触通孔和所述第二沟槽通孔，停止于所述第二刻蚀阻挡层；
S042：继续刻蚀所述第二接触通孔，停止于所述第一金属层。
3.根据权利要求1所述的一种全局曝光像素单元的制备方法，其特征在于，同一金属层中相邻的沟槽金属分别连接至存储电容的上极板和下极板，形成同层金属间电容。
4.根据权利要求1所述的一种全局曝光像素单元的制备方法，其特征在于，所述刻蚀阻挡层为SiCN，所述刻蚀阻挡层厚度为100-500埃。
5.根据权利要求1所述的一种全局曝光像素单元的制备方法，其特征在于，所述上极板和下极板可以互换。
6.根据权利要求1所述的一种全局曝光像素单元的制备方法，其特征在于，所述第一介质层、第二介质层直至第M介质层均为相同的介质层，且所述介质层的介电常数低于刻蚀阻挡层的介电常数。
7.一种全局曝光像素单元，其特征在于，包括在竖直方向排布的衬底和介质层区域，所述衬底中包括光电二极管、分别位于光电二极管两侧的晶体管和注入区；所述介质层区域包括第一介质层、第二介质层直至第M介质层，且相邻的介质层之间通过刻蚀阻挡层隔离；
所述第一介质层、第二介质层直至第M介质层中分别含有第一金属层、第二金属层直至第M金属层；所述第一金属层通过接触孔与所述晶体管和注入区互连，第N金属层包括第N接触金属和第N沟槽金属；M为大于1的整数，N为大于1小于等于M的整数；第N接触金属用于连接相邻的沟槽金属，第N沟槽金属与相邻的金属层仅通过刻蚀阻挡层隔离；所述介质层区域还包括第M+1介质层，所述第M+1介质层覆盖所述第M介质层和第M金属层；
位于大于1的奇数层的沟槽金属通过对应的接触金属以及第一金属层与所述晶体管的源漏连接形成存储电容的上极板，位于偶数层的沟槽金属通过对应的接触金属以及第一金属层与所述注入区连接形成存储电容的下极板；相邻沟槽金属之间的刻蚀阻挡层作为电容介质层，形成像素单元的存储电容。
8.根据权利要求7所述的一种全局曝光像素单元，其特征在于，同一金属层中相邻的沟槽型金属分别连接至存储电容的上极板和下极板，形成同层金属间电容。
9.根据权利要求7所述的一种全局曝光像素单元，其特征在于，所述刻蚀阻挡层为SiCN，所述第一介质层、第二介质层直至第M介质层均为相同的介质层，且所述介质层的介电常数低于刻蚀阻挡层的介电常数。
10.根据权利要求9所述的一种全局曝光像素单元，其特征在于，所述刻蚀阻挡层厚度为100-500埃。
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