CN110704369B - 存储器及其控制方法 - Google Patents

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Abstract

本发明揭示了一种存储器及其控制方法，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述逻辑控制单元的一端与所有外部端口连接，另外一端与所述物理存储器的连接；所述物理存储器包括n个相互独立的逻辑存储器，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应，通过所述逻辑控制单元，所述存储器对外呈现为n个相互独立的小容量的1RW存储器。与现有技术相比，本发明的存储器使用一块大容量存储器替代多块小容量存储器，从而达到多块小容量存储器的融合，减小了芯片的整体面积，同时减少了存储单元的浪费。

Description

存储器及其控制方法
技术领域
本发明涉及网络通信技术领域，尤其涉及一种存储器及其控制方法。
背景技术
在目前的芯片中，经常要用到存储器来存储各种数据，而且在初期架构时，为了更清晰的表示存储器内部数据的功能，会把每块存储器分得很仔细，这样就会存在很多块小容量的存储器，这样会导致芯片面积过大。
另外，目前市面上销售的存储器都是按照标准规格实现的，因此每块小容量存储器在选取时，其实际的容量一般都会大于所需的容量，即每块小存储器都或多或少存在额外的存储单元的浪费，比如小存储器的容量为10bit*20(位宽*深度)，而芯片代工厂能提供的最合适的物理存储器为16bit*24，这样不论是在位宽还是在深度上，都存在存储单元的浪费。
发明内容
本发明的目的在于提供一种存储器及其控制方法。
为实现上述发明目的之一，本发明一实施方式提供一种存储器，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述逻辑控制单元的一端与所有外部端口连接，另外一端与所述物理存储器的连接；
所述物理存储器包括n个相互独立的逻辑存储器，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应，通过所述逻辑控制单元，所述存储器对外呈现为n个相互独立的小容量的1RW存储器。
作为本发明一实施方式的进一步改进，所述n个逻辑存储器的深度相近，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和。
作为本发明一实施方式的进一步改进，在所述外部读端口收到读请求时，所述逻辑控制单元用于将所述外部读端口对应的逻辑存储器中的数据发送给所述外部读端口；
在所述外部写端口收到包括有写数据的写请求时，所述逻辑控制单元用于将所述写数据写入所述外部写端口对应的逻辑存储器中。
作为本发明一实施方式的进一步改进，所述逻辑控制单元用于将外部读端口接收到的读请求发送给所述物理存储器；
所述物理存储器用于将所述逻辑存储器的读数据返回给所述逻辑控制单元；
所述逻辑控制单元还用于将所述读数据进行拆分后发送给与所述逻辑存储器对应的各个读端口。
作为本发明一实施方式的进一步改进，所述逻辑控制单元用于将所述外部写端口接收到写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器；
根据所述写掩码，所述物理存储器将接收到所述写数据写入实际需要改写的逻辑存储器中。
作为本发明一实施方式的进一步改进，在所述外部写端口接收到写请求时，所述外部写端口的写使能有效；
所述逻辑控制单元还用于根据所述逻辑存储器的排列顺序、位宽和写使能是否有效，将所述写请求合并成一个写数据和写掩码。
为实现上述发明目的之一，本发明一实施方式提供一种存储器的控制方法，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述方法包括：
在所述外部读端口接收到读请求时，将所述读请求发送给所述物理存储器的读端口；
在所述逻辑控制单元接收到所述物理存储器的读端口返回的读数据时，将所述读数据进行拆分，并将拆分后的读数据返回给所有外部读端口；
在所述外部写端口接收到写请求时，将所有所述写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器的写端口；
在所述物理存储器接收到所述写数据和写掩码时，根据所述写掩码，将实际需要写入的写数据写入所述物理存储器中。
作为本发明一实施方式的进一步改进，所述物理存储器包括n个深度相近的逻辑存储器，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应。
作为本发明一实施方式的进一步改进，所述“将所述读数据进行拆分”是指根据每块逻辑存储器的排列顺序和位宽，对所述读数据拆分成N份。
作为本发明一实施方式的进一步改进，所述“将所有所述写请求合并成一个写数据和写掩码”具体包括：
在所述外部写端口接收到写请求时，设置所述外部写端口的写使能有效；
根据所述逻辑存储器的排列顺序、位宽和写使能是否有效，将所有写请求合并成一个写数据和写掩码。
与现有技术相比，本发明的存储器使用一块大容量存储器替代多块小容量存储器，从而达到多块小容量存储器的融合，减小了芯片的整体面积，同时减少了存储单元的浪费。
附图说明
图1为现有技术中多块小容量存储器的连接示意图。
图2为本发明一实施例的存储器的结构示意图。
图3为本发明一实施例的存储器的控制方法的流程示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明的核心是以大容量存储器为基本单元，通过对架构初期存储器的功能的理解，多块小容量存储器的合并，减少不必要的存储单元浪费，因为每块存储器在物理实现时，都或多或少有额外的存储单元的浪费，减少存储器的数目，理论上来讲可以更好的控制有效存储单元的利用。这种构建方法是透明的，对逻辑的功能实现没有影响。
要实现本方案，首先要分析架构中定义中各种存储器所需要的深度和宽度，选择深度差不多且读写地址相同的存储器，把他们归纳为同一类型的小容量存储器。这组小容量存储器的连接示意图可以参考图1，从图中可以看到，每个小容量存储器有一个读端口和一个写端口，各个小容量存储器相互独立。这里需要说明的是，选择深度差不多的存储器的原因在于减少存储单元的浪费，而存储器的读写地址需要相同，是本方案能够实现的前提之一，读写地址不同的寄存器不能被一个大容量存储器替代。
然后根据芯片后端的实现方案，计算这组小容量存储的最大深度和宽度之和，找出适合的1RW物理存储器(1RW存储器是指只有一个读端口和一个写端口的存储器)，用它实现这组小容量存储器的读写存储功能。具体的实现方案，请参考本发明提供的存储器。
如图2所示，本发明提供一种存储器，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述逻辑控制单元的一端与所有外部端口连接，另外一端与所述物理存储器的连接。所述物理存储器包括n个相互独立的逻辑存储器，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应，通过所述逻辑控制单元，所述存储器对外呈现为n个相互独立的小容量的1RW存储器(n为大于1的正整数)。
需要说明的是，所述“所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应”是指，每个逻辑存储器都具有唯一的一个外部读端口和外部写端口，例如逻辑存储器1对应外部读端口1和外部写端口1，逻辑存储器n对应外部读端口n和外部写端口n，当外部读端口n收到读请求时，读取逻辑存储器n中对应位置的数据返回给外部端口n；当外部写端口n收到写请求时，将所述写请求中包含的写数据写入逻辑存储器n的对应位置。
由于多块小容量存储器存在宽度和深度上的存储单元的浪费，而一块存储器从整体上看也存在宽度和深度上的存储单元的浪费，但是平均分配到每块逻辑存储器上，就最多只有n-1块逻辑存储器在深度上存在浪费，和一块逻辑存储器在宽度和深度上的浪费，这样使用一块大容量存储器替代多块小容量存储器，能够减少存储单元的浪费。另外，从物理体积或面积上来看，与多块小容量存储总体容量相同的一块大容量存储器的体积/面积，比多块小容量存储器的体积/面积之和小小，因此使用一块大容量存储器替代多块小容量存储器，也能够减小了芯片的整体体积/面积。
在一个具体的实施例中，所述物理存储器的n个逻辑存储器的深度相近，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和。比如总共三个小容量存储器，每块小容量存储器的位宽都是10-bit(小容量存储器的位宽可以不同)，那么物理存储器的位宽就需要大于或等于30-bit，理想状态时所述物理存储器的位宽正好是30-bit。
另外，所述逻辑控制单元用于将物理存储器的读数据和写数据进行合并或者拆分，从而将物理存储器的一个读端口和一个写端口扩展成n个读端口和n个写端口。在所述外部读端口收到读请求时，所述逻辑控制单元用于将所述外部读端口对应的逻辑存储器中的数据发送给所述外部读端口；在所述外部写端口收到包括有写数据的写请求时，所述逻辑控制单元用于将所述写数据写入所述外部写端口对应的逻辑存储器中。
在一个具体的实施例中，所述逻辑控制单元用于将外部读端口接收到的读请求发送给所述物理存储器；所述物理存储器用于将所述逻辑存储器的读数据返回给所述逻辑控制单元；所述逻辑控制单元还用于将所述读数据进行拆分后发送给与所述逻辑存储器对应的各个读端口。
例如一个包括有3个外部读端口和3个外部写端口的存储器，还包括有一块30-bit位宽的物理存储器和逻辑控制单元，所述物理存储器分成三块位宽相同的逻辑存储器，按照从左到右的顺序分别命名为ram3、ram2和ram1，每块逻辑存储器的位宽是10-bit，当一个或者多个外部端口接收到读请求时，逻辑控制单元将读请求发送给物理存储器，物理存储器返回总的读数据read_data_all[29:0]，然后逻辑控制单元根据每块逻辑存储器的排列顺序和位宽，对所述中的读数据进行拆分，拆分结果如下：
read_data_ram3[9:0]＝read_data_all[29:20]；
read_data_ram2[9:0]＝read_data_all[19:10]；
read_data_ram1[9:0]＝read_data_all[9:0]。
最后将拆分后的结果发送给与逻辑存储器对应的外部读端口。
在另一个具体的实施例中，所述逻辑控制单元用于将所述外部写端口接收到写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器；根据所述写掩码，所述物理存储器将接收到所述写数据写入实际需要改写的逻辑存储器中。
还是以上面包括有3个外部读端口和3个外部写端口的存储器为例，当外部写端口1和3接收到写请求时，外部读端口1和3的写使能生效，按照外部写端口与逻辑存储器的对应关系，以及逻辑存储器的排列顺序、数据位宽以及外部写端口是否写使能有效，合并出一个写数据和一个写掩码。写掩码功能是：对于一个写数据，可以决定这个写数据中哪些bit是不需要写进去的。外部写端口1和3中包含的写数据分别为write_data_ram3[9:0]和write_data_ram1[9:0]，合并后的写数据write_data_all和写掩码write_mask_data_all分别为：
write_data_all[29:20]＝write_data_ram3[9:0]；
write_data_all[19:10]＝10’h0；
write_data_all[9:0]＝write_data_ram1[9:0]；
write_mask_data_all[29:20]＝10’h3FF；
write_mask_data_all[19:10]＝10’h0；
write_mask_data_all[9:0]＝10’h3FF；
因为中间ram2不需要写，所以对应的mask位为0，在对物理存储器进行写操作时，mask为0相应的位中，数据不会被改写。
需要说明的是，本发明对于逻辑存储器中数据的读写操作，都是整行进行的，比如读逻辑存储器1的第2行的数据，或者在逻辑存储器n的第3行写入数据。这样，当需要读取某个/某几个逻辑存储器的第M行(M为正整数)数据时，只需要读取物理存储器的第M行的整体读数据，然后对整体读数据进行拆分，即可得到对应逻辑存储器的读数据。当需要在某个/某几个逻辑存储器的第M行写入数据时，将所有写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器，即可修改相应逻辑存储器的第M行的数据。
如图3所示，本发明还提供了上述存储器的控制方法，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述存储器对外呈现为n个相互独立的小容量的1RW存储器，所述方法包括：
步骤S01：在所述外部读端口接收到读请求时，将所述读请求发送给所述物理存储器的读端口；
步骤S02：在所述逻辑控制单元接收到所述物理存储器的读端口返回的读数据时，将所述读数据进行拆分，并将拆分后的读数据返回给所有外部读端口；
步骤S03：在所述外部写端口接收到写请求时，将所有所述写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器的写端口；
步骤S04：在所述物理存储器接收到所述写数据和写掩码时，根据所述写掩码，将实际需要写入的写数据写入所述物理存储器中。
优选的，所述物理存储器包括n个深度相近的逻辑存储器，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应。
优选的，所述“将所述读数据进行拆分”是指根据每块逻辑存储器的排列顺序和位宽，对所述读数据拆分成N份。
优选的，所述“将所有所述写请求合并成一个写数据和写掩码”具体包括：
在所述外部写端口接收到写请求时，设置所述外部写端口的写使能有效；
根据所述逻辑存储器的排列顺序、位宽和写使能是否有效，将所有写请求合并成一个写数据和写掩码。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器，其特征在于，
所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述逻辑控制单元的一端与所有外部端口连接，另外一端与所述物理存储器的连接；
所述物理存储器包括n个相互独立的逻辑存储器，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应，通过所述逻辑控制单元，将物理存储器的读数据和写数据进行合并或者拆分，使得所述存储器对外呈现为n个相互独立的小容量的1RW存储器。
2.如权利要求1所述的存储器，其特征在于：
所述n个逻辑存储器的深度相近，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和。
3.如权利要求1所述的存储器，其特征在于：
在所述外部读端口收到读请求时，所述逻辑控制单元用于将所述外部读端口对应的逻辑存储器中的数据发送给所述外部读端口；
在所述外部写端口收到包括有写数据的写请求时，所述逻辑控制单元用于将所述写数据写入所述外部写端口对应的逻辑存储器中。
4.如权利要求1所述的存储器，其特征在于：
所述逻辑控制单元用于将外部读端口接收到的读请求发送给所述物理存储器；
所述物理存储器用于将所述逻辑存储器的读数据返回给所述逻辑控制单元；
所述逻辑控制单元还用于将所述读数据进行拆分后发送给与所述逻辑存储器对应的各个读端口。
5.如权利要求1所述的存储器，其特征在于：
所述逻辑控制单元用于将所述外部写端口接收到写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器；
根据所述写掩码，所述物理存储器将接收到所述写数据写入实际需要改写的逻辑存储器中。
6.如权利要求5所述的存储器，其特征在于：
在所述外部写端口接收到写请求时，所述外部写端口的写使能有效；
所述逻辑控制单元还用于根据所述逻辑存储器的排列顺序、位宽和写使能是否有效，将所述写请求合并成一个写数据和写掩码。
7.一种存储器的控制方法，其特征在于，所述存储器包括n个外部读端口、n个外部写端口，逻辑控制单元和一个1RW的物理存储器，所述物理存储器包括n个相互独立的逻辑存储器，所述方法包括：
在所述外部读端口接收到读请求时，将所述读请求发送给所述物理存储器的读端口；
在所述逻辑控制单元接收到所述物理存储器的读端口返回的读数据时，将所述读数据进行拆分，并将拆分后的读数据返回给所有外部读端口；
在所述外部写端口接收到写请求时，将所有所述写请求合并成一个写数据和写掩码，并将其发送给所述物理存储器的写端口；
在所述物理存储器接收到所述写数据和写掩码时，根据所述写掩码，将实际需要写入的写数据写入所述物理存储器中。
8.根据权利要求7所述存储器的控制方法，其特征在于：
所述物理存储器包括n个深度相近的逻辑存储器，所述物理存储器的深度大于或等于所述n个逻辑存储器的最大深度，所述物理存储器的位宽大于或等于所述n个逻辑存储器的位宽之和，所述n个外部读端口和n个外部写端口分别与n个逻辑存储器的读端口和写端口一一对应。
9.根据权利要求8所述存储器的控制方法，其特征在于：
所述“将所述读数据进行拆分”是指根据每块逻辑存储器的排列顺序和位宽，对所述读数据拆分成N份。
10.根据权利要求8所述存储器的控制方法，其特征在于，所述“将所有所述写请求合并成一个写数据和写掩码”具体包括：
在所述外部写端口接收到写请求时，设置所述外部写端口的写使能有效；
根据所述逻辑存储器的排列顺序、位宽和写使能是否有效，将所有写请求合并成一个写数据和写掩码。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1188277A (zh) * 1996-12-16 1998-07-22 国际商业机器公司 多端口和交错的超高速缓冲存储器
CN103455281A (zh) * 2012-05-30 2013-12-18 博科通讯系统有限公司 由单端口存储器块实现的两端口存储器
US8724423B1 (en) * 2012-12-12 2014-05-13 Lsi Corporation Synchronous two-port read, two-port write memory emulator
CN104409098A (zh) * 2014-12-05 2015-03-11 盛科网络（苏州）有限公司 容量翻倍的芯片内部表项及其实现方法
CN104484128A (zh) * 2014-11-27 2015-04-01 盛科网络（苏州）有限公司 基于一读一写存储器的多读多写存储器及其实现方法
CN108984280A (zh) * 2017-06-05 2018-12-11 深圳市中兴微电子技术有限公司 一种片外存储器的管理方法和装置、计算机可读存储介质
CN110096450A (zh) * 2018-01-29 2019-08-06 北京思朗科技有限责任公司 多粒度并行存储系统及存储器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013097223A1 (zh) * 2011-12-31 2013-07-04 中国科学院自动化研究所 多粒度并行存储系统与存储器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1188277A (zh) * 1996-12-16 1998-07-22 国际商业机器公司 多端口和交错的超高速缓冲存储器
CN103455281A (zh) * 2012-05-30 2013-12-18 博科通讯系统有限公司 由单端口存储器块实现的两端口存储器
US8724423B1 (en) * 2012-12-12 2014-05-13 Lsi Corporation Synchronous two-port read, two-port write memory emulator
CN104484128A (zh) * 2014-11-27 2015-04-01 盛科网络（苏州）有限公司 基于一读一写存储器的多读多写存储器及其实现方法
CN104409098A (zh) * 2014-12-05 2015-03-11 盛科网络（苏州）有限公司 容量翻倍的芯片内部表项及其实现方法
CN108984280A (zh) * 2017-06-05 2018-12-11 深圳市中兴微电子技术有限公司 一种片外存储器的管理方法和装置、计算机可读存储介质
CN110096450A (zh) * 2018-01-29 2019-08-06 北京思朗科技有限责任公司 多粒度并行存储系统及存储器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Power-aware RAM Mapping for FPGA Embedded Memory Blocks;Russell Tessier 等;《Proceedings of the ACM/SIGDA 14th International Symposium on Field Programmable Gate Arrays, FPGA 2006》;20060224;第189-198页 *
邹祥喜 等.多端口片上存储器设计与评估.《第二十届计算机工程与工艺年会暨第六届微处理器技术论坛论文集》.2016,第199-205页. *

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