CN110687845A - 一种dcs的热备冗余控制系统 - Google Patents
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Abstract
本申请公开了一种DCS的热备冗余控制系统，包括两个控制器，其中每个控制器均包括CPU芯片、FPGA和切换电路；当两个控制器均启动，先启动的控制器为主机，另一控制器为从机，主机的FPGA生成主机信号，以锁定从机的FPGA；当主机的供电电源异常或掉电，主机的FPGA将主机信号保持预设时间段，在该预设时间段内主机的切换电路通过备用电容为主机供电，以使主机的CPU芯片将冗余数据完整传输至从机的CPU芯片。本申请中利用两个FPGA实现主机和从机的锁定和备用电容的切换，从而支撑实现主备切换过程中冗余数据的完整传输，避免了热备切换后输出数据存在扰动的情况出现，提高了DCS的控制可靠性和稳定性。
Description
技术领域
本发明涉及DCS领域，特别涉及一种DCS的热备冗余控制系统。
背景技术
当前，在DCS(distributed control system，分布式控制系统)设置的热备冗余控制器中，由于主机掉电突然，其中的冗余数据不能瞬间同步给备机，导致部分过程数据丢失，因此进一步影响控制器热备切换后的运算，导致输出数据存在扰动风险。
因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种DCS的热备冗余控制系统，以保证主机掉电时冗余数据不会丢失，不会产生输出数据的扰动风险。其具体方案如下：
一种DCS的热备冗余控制系统，包括两个控制器，其中每个所述控制器均包括CPU芯片、FPGA和切换电路；
当两个所述控制器均启动，先启动的所述控制器为主机，另一所述控制器为从机，所述主机的FPGA生成主机信号，以锁定所述从机的FPGA；
当所述主机的供电电源异常或掉电，所述主机的FPGA将所述主机信号保持预设时间段，在该预设时间段内所述主机的切换电路通过备用电容为所述主机供电，以使所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片。
优选的，所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片之后，所述主机的FPGA还用于：
生成主动降从信号，以解除所述从机的FPGA的锁定。
优选的，所述主机的FPGA与所述从机的FPGA之间为主从逻辑互锁。
优选的，所述主机的FPGA具体还用于生成所述主机的升主使能信号，并利用该升主使能信号与所述从机的主从状态信号进行逻辑运算生成所述主机的主从状态信号；
所述从机的FPGA具体还用于生成所述从机的升主使能信号，并利用该升主使能信号与所述主机的主从状态信号进行逻辑运算生成所述从机的主从状态信号。
优选的，所述主机的FPGA具体用于根据所述主机的主从状态信号、电源诊断信号、工作状态信号和所述从机的工作状态信号生成所述主机的升主使能信号；
所述从机的FPGA具体用于根据所述从机的主从状态信号、电源诊断信号、工作状态信号和所述主机的工作状态信号生成所述从机的升主使能信号。
优选的，所述逻辑运算具体为与非运算；
当所述主机正常工作，所述主机的升主使能信号为高电平，所述主从状态信号为低电平。
优选的，所述控制器的切换电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一接地电阻、第二接地电阻、备用电容、三极管、第一开关、第二开关、第三开关、比较器，其中：
所述第一电阻的第一端连接所述备用电容的正极，第二端连接所述第一接地电阻和所述第二电阻的第一端；
所述第三电阻连接于输入电压端与所述第二接地电阻之间；
所述比较器的正输入端连接所述第二电阻的第二端和所述第四电阻的第一端，其负输入端连接所述第二接地电阻，其输出端连接所述第四电阻的第二端、所述第五电阻的第一端、所述第三开关的使能端；
所述三极管的集电极连接所述第六电阻的第一端、所述第一开关的使能端、所述第二开关的使能端，其基极与所述第五电阻的第二端连接，其发射极接地；
所述第六电阻的第二端连接所述输入电压端、所述第一开关的IN引脚、所述第二开关的IN引脚；
所述第一开关的OUT引脚、所述第三开关的OUT引脚均与输出电压端连接；
所述第二开关的OUT引脚通过所述第七电阻与所述备用电容的正极、所述第三开关的IN引脚均连接；
所述备用电容的负极接地。
优选的，所述比较器为迟滞比较器。
优选的，所述备用电容为超级电容。
优选的，所述切换电路还包括：
与所述第一开关的ISET引脚连接的第三接地电阻；
与所述第二开关的ISET引脚连接的第四接地电阻；
与所述第三开关的ISET引脚连接的第五接地电阻。
本申请公开了一种DCS的热备冗余控制系统，包括两个控制器，其中每个所述控制器均包括CPU芯片、FPGA和切换电路；当两个所述控制器均启动，先启动的所述控制器为主机，另一所述控制器为从机，所述主机的FPGA生成主机信号，以锁定所述从机的FPGA；当所述主机的供电电源异常或掉电，所述主机的FPGA将所述主机信号保持预设时间段，在该预设时间段内所述主机的切换电路通过备用电容为所述主机供电，以使所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片。本申请中利用两个FPGA实现主机和从机的锁定和备用电容的切换，从而支撑实现主备切换过程中冗余数据的完整传输，避免了热备切换后输出数据存在扰动的情况出现，提高了DCS的控制可靠性和稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例中一种DCS的热备冗余控制系统的结构分布图；
图2为本发明实施例中一种FPGA的主从逻辑互锁示意图；
图3为本发明实施例中一种切换电路的电路拓扑图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
当前，在DCS设置的热备冗余控制器中，由于主机掉电突然，其中的冗余数据不能瞬间同步给备机，导致部分过程数据丢失，因此进一步影响控制器热备切换后的运算，导致输出数据存在扰动风险。本申请中利用两个FPGA实现主机和从机的锁定和备用电容的切换，从而支撑实现主备切换过程中冗余数据的完整传输，避免了热备切换后输出数据存在扰动的情况出现，提高了DCS的控制可靠性和稳定性。
本发明实施例公开了一种DCS的热备冗余控制系统，参见图1所示，包括两个控制器，其中每个所述控制器均包括CPU(Central Processing Unit，中央处理器)芯片、FPGA(Field－Programmable Gate Array，即现场可编程门阵列)和切换电路；
当两个所述控制器均启动，先启动的所述控制器为主机，另一所述控制器为从机，所述主机的FPGA生成主机信号，以锁定所述从机的FPGA；
当所述主机的供电电源异常或掉电，所述主机的FPGA将所述主机信号保持预设时间段，在该预设时间段内所述主机的切换电路通过备用电容为所述主机供电，以使所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片。
可以理解的是，在热备冗余控制系统中，两个控制器互为主从，通常以启动顺序为准，选择先启动的控制器作为主机，后启动的控制器则为从机，由于主机率先启动，其FPGA能够锁定从机的FPGA，从而保证系统中只有一个控制器工作，不会出现双主机情况，避免了数据输出冲突出现。
进一步的，所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片之后，所述主机的FPGA还用于：
生成主动降从信号，以解除所述从机的FPGA的锁定。
可以理解的是，本申请中之所以能够对从机的FPGA进行锁定和解除，实质上是因为，所述主机的FPGA与所述从机的FPGA之间为主从逻辑互锁，具体有关主从逻辑互锁的设定在下一实施例中会进行详细解释，这一主从逻辑互锁保证了先启动的控制器具有优先权，率先发送主机信号从而获得运行主动权并锁定后启动的控制器，也即此时先启动的控制器成为主机，后启动的控制器作为从机备用；当主机的供电电源异常或掉电，必须将主机上的冗余数据转移到从机上，此时主机的FPGA依然锁定从机的FPGA，直至冗余数据转移完成、可由从机继续运行和计算时，主机的FPGA生成主动降从信号，解除原本对从机的FPGA的锁定，使原来的从机作为当前主机接管后续工作，掉电后的主机降为从机，复位待机等待备用电容放完电，并在供电电源恢复后依旧作从机。
可以理解的是，本申请中提到的供电电源通常指由电网供电的直插电源，有区别于作为备用电源的备用电容。
具体的，在两个控制器之间，不同的信息需要通过各自的信息链路进行传递，例如：两个CPU芯片之间通过千兆以太网作为冗余数据传输链路，冗余数据实质指所有的IEC运算数据，通过该冗余数据传输链路进行传输；两个FPGA之间包括两条链路，一是冗余仲裁与切换链路，用于传输主机信号、主动降从信号等用于主从逻辑互锁、与热备切换相关的控制信号，其物理链路为全双工422总线，二是同步传输链路，用于传输控制器的心跳脉冲信号，具体利用FPGA的GPIO(General Purpose Input Output，通用输入/输出口)编程实现，按固定周期发送一次脉冲，接收方根据捕获到的信号来判断对方是否正常工作。
本申请公开了一种DCS的热备冗余控制系统，包括两个控制器，其中每个所述控制器均包括CPU芯片、FPGA和切换电路；当两个所述控制器均启动，先启动的所述控制器为主机，另一所述控制器为从机，所述主机的FPGA生成主机信号，以锁定所述从机的FPGA；当所述主机的供电电源异常或掉电，所述主机的FPGA将所述主机信号保持预设时间段，在该预设时间段内所述主机的切换电路通过备用电容为所述主机供电，以使所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片。本申请中利用两个FPGA实现主机和从机的锁定和备用电容的切换，从而支撑实现主备切换过程中冗余数据的完整传输，避免了热备切换后输出数据存在扰动的情况出现，提高了DCS的控制可靠性和稳定性。
本发明实施例公开了一种具体的DCS的热备冗余控制系统，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。
参见图2所示的主从逻辑互锁示意图，具体的：
所述主机的FPGA具体还用于生成所述主机的升主使能信号，并利用该升主使能信号与所述从机的主从状态信号进行逻辑运算生成所述主机的主从状态信号；
所述从机的FPGA具体还用于生成所述从机的升主使能信号，并利用该升主使能信号与所述主机的主从状态信号进行逻辑运算生成所述从机的主从状态信号。
进一步的，所述逻辑运算具体为与非运算；当所述主机正常工作，所述主机的升主使能信号为高电平，所述主从状态信号为低电平。
以逻辑运算为与非运算、主机的升主使能信号为高电平、主从状态信号为低电平为例，对本实施例中的主从互锁逻辑的情况解释：
在未启动状态，双机均处于备机状态；
双机启动后，先启动的控制器通过自诊断确认本机正常，生成高电平的本机升主使能信号(也可以认为将本机的升主使能信号置1)，本机的主从状态信号输出为低电平(也可以认为将本机的主从状态信号置0)，表示本机为主机；后启动的控制器确认本机正常，生成高电平的本机升主使能信号，但由于本机的主从状态信号由主机的主从状态信号锁定，因此本机的主从状态信号始终为1，表示本机作为从机备用；该过程中主机的主从状态信号也就是上一实施例中的主机信号；
当主机突然外部掉电，主机的FPGA会强制使升主使能信号保持高电平，同时由备用电容放电支持主机，即本机暂时依然为主机，由备用电容供电保证在这段供电时间内将冗余数据从主机的CPU芯片完整传输到从机的CPU芯片中；
当主机把冗余数据同步到从机后，主机将升主使能信号置0，主动降从，也可以认为置0的升主使能信号为上一实施例中的主动降从信号，此时从机升为主机接管后续工作。而原主机降为从机后便复位自己待机，不再进行逻辑工作，直至超级电容放完电。原主机降为从机后，如果供电电源恢复，其FPGA会再次将升主使能信号置1，作为主机的备用从机。
进一步，所述主机的FPGA具体用于根据所述主机的主从状态信号、电源诊断信号、工作状态信号和所述从机的工作状态信号生成所述主机的升主使能信号；
相应的，所述从机的FPGA具体用于根据所述从机的主从状态信号、电源诊断信号、工作状态信号和所述主机的工作状态信号生成所述从机的升主使能信号。
可以理解的是，这里的电源诊断信号由控制器的诊断电路给出，主机的FPGA利用这一电源诊断信号来检测主机的供电电源。由于电源诊断信号变化(主机掉电后)升主使能信号不会立即降为低电平，而是等待冗余数据同步完成后再降低，因此可见升主使能信号与电源诊断信号之间存在延时逻辑，具体延时数值根据实际数据的大小和链路传输速度确定。
类似的，本机的主从状态信号、电源诊断信号、工作状态信号、对机的工作状态信号生成升主使能信号的仲裁逻辑，同样要根据上文中主从互锁逻辑进行设计。
本发明实施例公开了一种具体的DCS的热备冗余控制系统，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。
参见图3所示的电路拓扑图，控制器的切换电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第一接地电阻Rg1、第二接地电阻Rg2、备用电容C、三极管Q、第一开关U1、第二开关U2、第三开关U3、比较器U4，其中：
第一电阻R1的第一端连接备用电容C的正极V-C，第二端连接第一接地电阻Rg1和第二电阻R2的第一端；
第三电阻R3连接于输入电压端V-IN与第二接地电阻Rg2之间；
比较器U4的正输入端IN+连接第二电阻R2的第二端和第四电阻R4的第一端，其负输入端IN-连接第二接地电阻Rg2，其输出端连接第四电阻R4的第二端、第五电阻R5的第一端、第三开关U3的使能端；
三极管Q的集电极连接第六电阻R6的第一端、第一开关U1的使能端、第二开关U2的使能端，其基极与第五电阻R5的第二端连接，其发射极接地；
第六电阻R6的第二端连接输入电压端V-IN、第一开关U1的IN引脚、第二开关U2的IN引脚；
第一开关U1的OUT引脚、第三开关U3的OUT引脚均与输出电压端V-OUT连接；
第二开关U2的OUT引脚通过第七电阻R7与备用电容C的正极V-C、第三开关U3的IN引脚均连接；
备用电容C的负极接地。
进一步的，切换电路还包括：
与第一开关U1的ISET引脚连接的第三接地电阻Rg3；
与第二开关U2的ISET引脚连接的第四接地电阻Rg4；
与第三开关U3的ISET引脚连接的第五接地电阻Rg5。
进一步的，比较器U4为迟滞比较器。
根据本实施例中控制器的电压等级，通常选择迟滞比较器的理论切换电压门限为：上限值4.54V，下限值4.75V。
进一步的，备用电容C为超级电容。
可以理解的是，切换电路实际上完成了备用电容C的充放电，其实现原理如下：
当控制器输入电压端V-IN正常上电时，备用电容C的正极电压为0，比较器U4的负输入端IN-电压大于正输入端IN+，当输入电压端V-IN的电压上升到比较器U4能正常工作时，比较器U4输出为低，三极管Q工作在截止区，其集电极电压为高，第一开关闭合，即输出电压端V-OUT供电正常；此时第二开关U2也闭合，输入电压端V-IN通过串联的第七电阻R7给备用电容C充电，如果该备用电容为1.5F，充满5V电大概需要1分钟；第三开关U3一直处于断开状态。此时输出电压端V-OUT供电由输入电压端V-IN提供，与备用电容C无关。
假设控制器已经正常工作了一段时间，备用电容C的正极V-C电压为5V，输入电压端V-IN突然掉电，当其跌落到4.54V时，比较器U4的正输入端IN+电压大于负输入端IN-电压，比较器U4输出为高，三极管Q工作在饱和区，其集电极电压为低，第一开关U1断开，输出电压端V-OUT不再由电压输入端V-IN供电；此时第二开关U2也断开，防止备用电容C通过电阻和第二开关U2向输入电压端V-IN放电。因为电路负载较重，输入电压端V-IN的电压从5V跌落到4.54V的时间大概为ms级，所以从输入电压端V-IN掉电到第二开关U2断开只需要ms级时间，这段时间内备用电容C放出电量有限，备用电容C剩下电压在5V左右。在第二开关U2断开的同时，第三开关U3闭合，备用电容C给后级电路续航，及输出电压端V-OUT由备用电容C供电。
进一步的，如果备用电容C供电过程中，备用电容C未放完电时输入电压端V-IN重新上电，则等待输入电压端V-IN上升到4.75V左右，比较器的负输入端IN-电压大于正输入端IN+电压，比较器U4输出为低，输出电压端V-OUT重新切回电源供电，备用电容C切回充电状态。
可见，迟滞比较器的设计让供电电源和备用电容的切换逻辑变得更加智能和安全可靠，防止了电源切换逻辑在某一电压附近不必要的来回切换。
进一步的，第一开关U1、第二开关U2、第三开关U3还包含限流功能，具体通过第三接地电阻Rg3、第四接地电阻Rg4和第五接地电阻Rg5实现，其中第一开关U1和第三开关U3的限流是为了防止后级电路短路造成对前端电源和备用电容C的损坏，第二开关U2的限流是为了防止控制器上电时备用电容C对前端电源造成过载冲击。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种DCS的热备冗余控制系统进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种DCS的热备冗余控制系统，其特征在于，包括两个控制器，其中每个所述控制器均包括CPU芯片、FPGA和切换电路；
当两个所述控制器均启动，先启动的所述控制器为主机，另一所述控制器为从机，所述主机的FPGA生成主机信号，以锁定所述从机的FPGA；
当所述主机的供电电源异常或掉电，所述主机的FPGA将所述主机信号保持预设时间段，在该预设时间段内所述主机的切换电路通过备用电容为所述主机供电，以使所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片。
2.根据权利要求1所述热备冗余控制系统，其特征在于，所述主机的CPU芯片将冗余数据完整传输至所述从机的CPU芯片之后，所述主机的FPGA还用于：
生成主动降从信号，以解除所述从机的FPGA的锁定。
3.根据权利要求2所述热备冗余控制系统，其特征在于，
所述主机的FPGA与所述从机的FPGA之间为主从逻辑互锁。
4.根据权利要求3所述热备冗余控制系统，其特征在于，
所述主机的FPGA具体还用于生成所述主机的升主使能信号，并利用该升主使能信号与所述从机的主从状态信号进行逻辑运算生成所述主机的主从状态信号；
所述从机的FPGA具体还用于生成所述从机的升主使能信号，并利用该升主使能信号与所述主机的主从状态信号进行逻辑运算生成所述从机的主从状态信号。
5.根据权利要求4所述热备冗余控制系统，其特征在于，
所述主机的FPGA具体用于根据所述主机的主从状态信号、电源诊断信号、工作状态信号和所述从机的工作状态信号生成所述主机的升主使能信号；
所述从机的FPGA具体用于根据所述从机的主从状态信号、电源诊断信号、工作状态信号和所述主机的工作状态信号生成所述从机的升主使能信号。
6.根据权利要求5所述热备冗余控制系统，其特征在于，所述逻辑运算具体为与非运算；
当所述主机正常工作，所述主机的升主使能信号为高电平，所述主从状态信号为低电平。
7.根据权利要求1至6任一项所述热备冗余控制系统，其特征在于，所述控制器的切换电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一接地电阻、第二接地电阻、备用电容、三极管、第一开关、第二开关、第三开关、比较器，其中：
所述第一电阻的第一端连接所述备用电容的正极，第二端连接所述第一接地电阻和所述第二电阻的第一端；
所述第三电阻连接于输入电压端与所述第二接地电阻之间；
所述比较器的正输入端连接所述第二电阻的第二端和所述第四电阻的第一端，其负输入端连接所述第二接地电阻，其输出端连接所述第四电阻的第二端、所述第五电阻的第一端、所述第三开关的使能端；
所述三极管的集电极连接所述第六电阻的第一端、所述第一开关的使能端、所述第二开关的使能端，其基极与所述第五电阻的第二端连接，其发射极接地；
所述第六电阻的第二端连接所述输入电压端、所述第一开关的IN引脚、所述第二开关的IN引脚；
所述第一开关的OUT引脚、所述第三开关的OUT引脚均与输出电压端连接；
所述第二开关的OUT引脚通过所述第七电阻与所述备用电容的正极、所述第三开关的IN引脚均连接；
所述备用电容的负极接地。
8.根据权利要求7所述热备冗余控制系统，其特征在于，所述比较器为迟滞比较器。
9.根据权利要求8所述热备冗余控制系统，其特征在于，所述备用电容为超级电容。
10.根据权利要求9所述热备冗余控制系统，其特征在于，所述切换电路还包括：
与所述第一开关的ISET引脚连接的第三接地电阻；
与所述第二开关的ISET引脚连接的第四接地电阻；
与所述第三开关的ISET引脚连接的第五接地电阻。
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