CN110635981B - 用于差分总线的驱动设备和相应的方法 - Google Patents

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Abstract

提供一种用于差分总线的驱动设备，所述驱动设备具有：第一晶体管和第四晶体管，所述第一晶体管和第四晶体管互联，以便将总线驱动到显性状态；并且具有第二晶体管和第三晶体管，所述第二晶体管和第三晶体管互联，以便将总线驱动到隐性状态。该驱动设备还包括冲突检测电路，所述冲突检测电路设计成：基于测量经过第一、第二、第三和第四晶体管中的至少一个晶体管的电流来识别总线上的冲突状态。

Description

用于差分总线的驱动设备和相应的方法
技术领域
本申请涉及一种用于差分总线的驱动设备和用于驱动差分总线的相应的方法。
背景技术
将总线广泛地用于将系统的不同部件彼此连接，使得部件能够交换数据。与总线连接的部件下面称作为总线用户。在此，驱动设备用于将总线驱动到不同的状态、尤其不同的电流和/或电压水平，以便传输数据。在此，在CSMA/CR总线(carrier sense multipleaccess/collision resolution，载波侦听多路访问/冲突解决)中，当多个与总线连接的部件同时驱动总线以便传输数据时，会出现冲突。这种CSMA/CR总线的一个实例是CAN总线(controller area network，控制局域网络)，所述CAN总线例如在汽车应用中广泛使用。另一实例是RS232总线。
在常规的CAN总线中，驱动设备主动地驱动代表比特值0的所谓的显性状态，使得在CAN总线的两个导线之间形成电压差。在代表比特值1的所谓的隐性状态中，在总线的导线之间的电压差常规在没有主动驱动的情况下经由连接这些导线的电阻几乎变为0V。如果在该常规的途径中一个总线用户的驱动设备将总线驱动到显性状态，而另一总线用户的驱动设备被动地切换到隐性状态，则显性状态占主导并且总线整体上占有在总线导线之间具有电压差的显性状态。
在该常规的途径中，在从显性状态过渡到隐性状态时会出现所谓的振铃(英文：ringing)，即在总线上出现振荡，所述振荡能够干扰通信。为了抑制这种振铃(英文：ringing)寻求也主动地驱动隐性状态或者至少主动地驱动从显性状态到隐性状态的过渡的方案。然而，当一个总线用户主动地将总线驱动到显性状态并且同时另一总线用户主动地将总线驱动到隐性状态时，这在冲突方面可能是有问题的。
发明内容
提供一种根据本发明的驱动设备以及一种根据本发明的方法。下面的描述要求限定其他的实施方式。
根据一个实施例，提供一种用于差分总线的驱动设备。驱动设备具有第一晶体管和第四晶体管，所述第一晶体管和第四晶体管互联，以便将总线驱动到显性状态。此外，驱动设备具有第二晶体管和第三晶体管，所述第二晶体管和第三晶体管互联，以便将总线驱动到隐性状态。最后，该驱动设备具有冲突检测电路，所述冲突检测电路设计成：基于测量经过第一、第二、第三和第四晶体管中的至少一个晶体管的电流来识别总线上的冲突状态。
根据另一实施方式，提供一种用于驱动差分总线的方法。该方法包括：
操控第一晶体管和第四晶体管，以便将总线驱动到显性状态，
操控第二晶体管和第三晶体管，以便将总线驱动到隐性状态，
测量经过第一晶体管、第二晶体管、第三晶体管和第四晶体管中的至少一个晶体管的电流，并且基于测量的电流来识别总线上的冲突状态。
上述概括仅用作为关于一些实施方式的简要概览而不可解释为是限制性的。
附图说明
图1是根据一些实施方式的驱动设备的图表。
图2至4阐述用于在图1的实施方式中主动地驱动隐性状态的不同的可行性。
图5是用于说明可能的总线冲突的线路图。
图6说明在总线冲突的情况下的信号。
图7示出用于说明根据一些实施方式的方法的流程图。
图8示出根据一些实施方式的驱动设备。
图9示出用于图8的实施方式的实例信号。
图10示出根据其他实施方式的驱动设备。
图11示出用于图10的实施方式的实例信号。
具体实施方式
在下文中，参考所附的附图详细阐述不同的实施方式。所述实施方式仅用于说明并且不应理解为是限制性的。在描述具有多个特征(部件、方法过程、元件等)的实施方式的同时，其他实施方式能够具有少量部件和/或替选部件。除了明确示出和描述的特征之外，也能够提供其他特征、尤其在常规的总线系统、如CSMA/CR总线系统、例如CAN总线系统中使用的部件。
即使为了更好的说明在下面的实施方式的描述中使用CAN总线作为这种CSMA/CR总线的实例，所示出的技术也可用于其他总线系统，尤其CSMA/CR总线系统，即例如RS232总线。
针对实施方式之一描述的变型形式和变化形式也可用于其他实施方式进而不重复描述。不同的所描述的实施方式的特征还能够组合，以便形成其他实施方式。
在附图中，相同的附图标记表示相同的或彼此相对应的元件。所述元件因此同样不重复地描述。
图1示出根据一个实施方式的用于驱动总线的驱动设备。在此，图1的驱动设备驱动具有第一总线导线CANH和第二总线导线CANL的CAN总线，所述第一总线导线与驱动设备的第一输出端子14耦合，所述第二总线导线与驱动设备的第二输出端子15连接。总线导线CANH、CANL经由电阻16彼此连接，所述电阻在CAN总线中处于60欧姆的数量级中。电阻16在多种实施方案中处于驱动设备外部。
图1的驱动设备在第一电压端子12处由供电电势、尤其正的供应电压Vcc供应，并且在第二电压端子13处在图1的实例中与地耦合。代替Vcc和地也能够使用其他的供电电势。
图1的驱动设备包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4，所述晶体管由控制电路11根据发送信号TxD操控，以便断开和闭合，所述发送信号代表要发送的数据。在下面的描述中，如果晶体管在其负载端子之间(源级和漏极或集电极和发射极)基本上不导通，即基本上(除了可能不期望的漏电流之外)不提供导通连接时，晶体管称作为“断开”或“关断”。如果晶体管在其负载端子之间提供电连接，使得电流能够流动，晶体管称作为“闭合”或“导通”。要注意的是：根据施加的控制电压(栅极电压或基极电压)并且根据晶体管设计，这种电连接绝对能够仍具有不可忽略的电阻、例如数10欧姆，但是在其他实施方案中也能够是低欧姆的(<5欧姆或<1欧姆)。
为了驱动显性状态，闭合第一晶体管T1和第四晶体管T4，并且断开第二晶体管T2和第三晶体管T3。因此，端子14经由晶体管T1与控制电压端子12连接并且端子15经由晶体管T4与电压端子13连接。由此在总线导线CANH、CANL之间形成电压差。
晶体管T1和T4在此对应于如下晶体管，所述晶体管也使用在开始提及的常规的CAN驱动设备中。
在常规的驱动设备中，对于隐性状态断开晶体管T1、T4，使得经由电阻16被动地执行端子14、15之间的电势平衡，即在总线导线之间的电压差变为0。在图1的驱动设备中，附加地第二晶体管T2接入电压端子12和端子15之间，并且第三晶体管T3接入端子14和电压端子13之间。所述晶体管如下面阐述的那样用于将总线主动地驱动到隐性状态。对此的可行性随后参考图2至4阐述。
图1的实施方式还包括冲突检测电路17，以便识别总线上(在图1的实例中在CAN总线上)的冲突，当另一总线用户将总线同时驱动到显性状态时，所述冲突会由于利用晶体管T2、T3主动地驱动到隐性状态而出现。对此，冲突检测电路17测量经过晶体管T1至T4中的至少两个的电流并且基于该电流来确定，在总线上是否存在冲突状态。为此，尤其能够将电流相互比较。如随后更详细阐述的那样，在多种情况下，测量经过晶体管T1至T4中的两个晶体管的两个电流足以识别冲突状态。然而，在一些实施方式中测量经过全部四个晶体管T1至T4的电流，这在测量时提供冗余。冲突检测电路17和冲突识别的实例在下文中同样更详细阐述。
首先，如已经提及的那样参考图2至4阐述能够如何借助于晶体管T2、T3将总线驱动到隐性状态的不同可行性。
在此，图2至4示出用于驱动总线的不同可行性的信号。在此，所示出的信号形状仅用于说明并且在此根据实施方案、所使用的总线和要发送的数据改变。
在图2中，曲线20示出发送信号TxD的实例，所述发送信号在图1的实施方式中输送给控制电路11。在信号TxD低电平(逻辑0)的情况下，将总线驱动到显性状态，在图2中用“D”表示，并且在信号TxD高电平(逻辑1)的情况下，将总线驱动到隐性状态(在图2中用“R”表示)。在图2的实例中，在显性状态下，闭合晶体管T1和T4并且断开晶体管T2和T3。在隐性状态下，断开晶体管T1和T4并且闭合晶体管T2和T3。
曲线21示出在图1的端子15和端子14之间的电压差Vdiff。在显性状态下，电压差Vdiff为正(在图1的实例中，当将接地电势视作为零点时，为Vcc)，并且在隐性状态下Vdiff为负(在图1的实例中，为负Vcc)。相反，在常规的CAN总线中，Vdiff在隐形状态下为0。
用于驱动到隐性状态的另一可行性在图3中示出。曲线30类似于图2的曲线20示出发送信号TxD。显性阶段在图3的实例中如在图2中那样驱动，即在显性阶段期间晶体管T1、T4闭合并且晶体管T2、T3断开。隐性状态在图3的实例中划分成两个阶段，用R1和R2表示。在也称作为“LowZ”阶段的第一阶段T1中，在短的持续时间期间闭合全部四个晶体管T1至T4。该短的持续时间例如能够持续200ns和400ns之间，例如大致为300ns。通过这样闭合全部晶体管T1至T4，将总线上的电压电平主动地驱动到隐性状态，在该情况下驱动到Vdiff-0。在第二阶段T2中，随后断开全部晶体管T1至T4(也称作为“HighZ”状态)，这对应于在隐性状态下驱动器的常规的被动状态。曲线31又针对该实例示出总线上的电压差Vdiff。在此，电压电平基本上对应于常规的CAN总线的电压电平，即在显性状态下在端子14、15之间的正的电压差，和在隐性状态下基本上为0的电压差。
在图4中示出第三可行性。在图4中曲线40又示出发送信号TxD，并且曲线41示出在图1的端子14、15之间的电压差。又用“D”表示的显性阶段如所描述的那样驱动，其中晶体管T1和T4闭合并且晶体管T2和T3断开。隐性阶段又划分成两个部段，在图4中用R1’和R2表示。在阶段R1’中将电压差驱动到稍负的电平。这例如能够通过如下方式进行：在阶段R1’期间将全部晶体管T1至T4闭合，但是晶体管T2和T3(通过控制信号的设计或选择)在闭合状态下具有比晶体管T1和T4更小的电阻。在阶段R1’之后，根据图3的阶段R2进行阶段R2，其中全部晶体管T1至T4断开进而驱动电路是被动的。
在图2至4的全部变型形式中，开始提及的振铃能够被至少部分地抑制。然而在全部变型形式中，如果在图2的隐性阶段R期间或在图3和4的阶段R1或R1’期间另一用户尝试将总线驱动到显性状态，那么会出现冲突。这现在参考图5和6阐述。
图5示出图1的晶体管T1至T4作为晶体管电路50的一部分，所述晶体管接入电压端子12和电压端子13之间。另一总线用户51同样与总线连接。另一总线用户51具有晶体管T11和晶体管T12，所述晶体管为了驱动总线上的显性状态都闭合。如果晶体管电路50同时通过至少闭合晶体管T2和T3(并且在如图3和4中的驱动时在阶段R1或R1’中附加地闭合晶体管T1、T4)的方式尝试将总线主动地驱动到隐性状态，那么出现冲突。这参考图6详细阐述。
在图6中，曲线60示出对应于已经探讨的发送信号TxD的用于晶体管电路50的发送信号TxD1的实例，并且曲线61示出用于另一总线用户51的发送信号TxD2。在此基于：另一总线用户51具有如图5中的常规的CAN驱动器，即如下驱动器，所述驱动器设计用于主动地驱动显性状态，而在隐性状态中晶体管T11、T12都断开并且不使用任何其他晶体管或用于主动地驱动隐性状态的装置。在显性状态下，另一总线用户因此如晶体管电路50那样表现，而所述另一总线用户在隐性状态下是纯被动的。然而这仅是一个实例，并且如果另一总线用户51如具有四个晶体管的晶体管电路50那样实施并且也设计用于主动地驱动到隐性状态时，那么也会出现如下面阐述的冲突。
曲线62对应于图1的端子14和15之间的电压示出差分总线上的电压差Vdiff。在此，在图6的实例中基于：晶体管电路50如参考图2阐述的那样驱动隐性状态，即晶体管T2和T3闭合，并且晶体管T1和T4断开。
对应于曲线61的发送信号TxD2首先处于高电平，对应于隐性状态。因此，首先由晶体管电路50确定电压Vdiff。在显性状态下，所述电压驱动到正值并且在隐性状态下驱动到负值。
在图6中用CDD表示的部段中，根据曲线60、61的两个发送信号TxD1、TxD2处于低电平，使得两个总线用户50、51将总线驱动到显性状态。在此，得到比在总线用户中的仅一个将总线驱动到显性状态的情况下更高的电压Vdiff。然而，这在多种情况下不是问题，因为总线状态一如既往地识别为是显性的(例如通过将Vdiff与阈值比较)，并且两个总线用户50、51希望将总线驱动到显性状态。
在用CDR表示的部段中，根据曲线60的发送信号TxD1显示出隐性状态，并且根据曲线61的发送信号TxD2显示出显性状态。相应地，在晶体管电路50中，晶体管T2和T3闭合并且晶体管电路50尝试将总线上的电压驱动到负值。同时，另一总线用户51的晶体管T11和T12闭合并且另一总线用户51尝试将电压差Vdiff驱动到正值。因此，电压Vdiff的设定值与晶体管T11、T12、T2和T3的尺寸设计和控制电压相关，并且如在图6中通过区域64表明的那样能够是负值或正值，例如在+1V和-1V之间的范围中。特别地，所述电压能够低于通过线63说明的阈值电压，在所述阈值电压之下会出现错误，因为显性电平(所述显性电平在该情况下原本应位于总线上)不再被识别。通过线63说明的阈值电压例如能够是如下阈值电压，根据所述阈值电压通过如下方式识别总线上的显性状态：将电压Vdiff与该阈值电压进行比较。在如开始阐述的常规的CAN总线系统中，在显性和隐性之间冲突的情况下，与此相反地显性状态占主导，即总线上的状态整体上是显性的并且识别为是显性的。
因此，在实施方式中，例如借助于图1的冲突检测电路17通过如下方式识别这种冲突：测量经过晶体管T1至T4中的至少两个的电流并且基于所测量的电流来识别冲突状态。如果识别到冲突状态，在一些实施方式中断开全部晶体管T1和T4，使得晶体管电路50的状态基本上对应于常规的被动的隐性状态。在该情况下，电压Vdiff随后以通过另一总线用户51驱动的方式升高到正电平，使得总线整体上具有显性状态。
根据一些实施方式的该处理方式在图7中说明。图7的方法尤其能够借助于图1的驱动设备或也借助下面描述的驱动设备执行，然而也能够独立于其实施。
在图7的70中，测量经过设备、如图1的设备的至少两个晶体管的电流。在71中，基于测量的电流识别冲突状态。在72中，当识别到冲突状态时，断开晶体管。对应于常规的CAN驱动设备，以该方式将驱动设备置于被动状态。
现在，参考图8至11阐述冲突检测电路和可如何基于测量的电流识别冲突状态的标准的具体实例。图8在此示出根据一个实施例的驱动设备，所述驱动设备如已经讨论的那样具有包括晶体管T1至T4的晶体管电路85。在此，具有晶体管电路85的驱动设备在图8的实例中是第一总线用户，并且为了说明冲突状态，已经参考图5阐述的具有晶体管T11和T12的另一总线用户51与总线连接。
图9示出用于在图8中示出的系统的实例信号。
在图8和9的实施方式中，采用主动地驱动到如在图2中的隐性状态，即在晶体管电路85中为了驱动显性状态闭合晶体管T1和T4，并且断开晶体管T2和T3，并且为了驱动隐性状态，断开晶体管T1和T4并且闭合晶体管T2和T3。
晶体管电路85在图8的实施方式中包括与第一晶体管T1串联的第一分流电阻R1、与第二晶体管T2串联的第二分流电阻R2、与第三晶体管T3串联的第三分流电阻R3和与第四晶体管T4串联的第四分流电阻R4。分流电阻R1至R4分别用于通过如下方式测量经过相应的晶体管T1至T4的相应的电流IT1至IT4：测量相应的分流电阻之上的通过电流引起的压降。分流电阻R1至R4的电阻值相应小地选择，例如<5欧姆或<1欧姆，并且在实施方式中小于相应的晶体管T1至T4在闭合状态下的电阻值。
为了测量在电阻R1之上的、对应于经过第一晶体管T1的电流IT1的压降，闭合开关S1，以便将电阻R1和晶体管之间的节点与采样保持电路(sample and hold)80连接。为了测量经过晶体管T2的电流IT2，将分流电阻R2和第二晶体管T2之间的节点经由开关S2与采样保持电路80连接。以相应的方式，为了测量经过第三晶体管T3的电流IT3，将分流电阻R2和第三晶体管T3之间的节点与采样保持电路81连接，并且为了测量经过第四晶体管T4的电流，将分流电阻R4和第四晶体管T4之间的节点经由开关S4与采样保持电路81连接。
因此，通过开关S1、S2或S3、S4总是两个晶体管(T1和T2以及T3和T4)“共享”一个采样保持电路80或81。借助于采样保持电路能够测量和存储电流。特别地，测量经过第一晶体管T1和第四晶体管T4的电流IT1和It4，同时借助于晶体管电路85将总线驱动到显性状态。要注意的是：在通常情况下电流It1和IT4相等，因为电流从电压端子12经由第一晶体管T1、电阻16和第四晶体管T4流动至电压端子13。在隐性阶段期间，测量电流IT2和IT3，所述电流又是相等的，因为在此电流从电压端子12经由晶体管T2和电阻16和第四晶体管T4流动至电压端子13。代替分流电阻R1至R4，也能够使用其他的常规的用于电流测量的途径，例如基于磁场传感器的电流测量，所述磁场传感器测量通过电流产生的磁场，或者检测晶体管，所述检测晶体管与晶体管T1至T4互联，以便引导电流的限定部分经过晶体管T1至T4。
因此，测量显性阶段中的电流IT1和IT4和隐性阶段中的电流IT2和IT3，并且借助于采样保持电路80或81存储。
电流测量的结果经由采样保持电路80、81在比较器82中比较并且比较的结果由评估电路83评估。
在此，在晶体管T1至T4近似相同地设计并且被操控成使得其在闭合状态下具有近似相同的电阻的实施方案中，或者在晶体管T1和T4在闭合状态下具有比晶体管T2和T3在闭合状态下略微更小的电阻的实施方案中，能够将电流IT1、IT4中的一个分别与电流IT2、IT3中的一个比较。在此，当IT1和/或IT4小于IT2和/或IT3时，能够由评估电路识别冲突状态。和/或在该情况下能够以包括或的意义来理解，即能够使用电流中的各一个或使用两个电流。在一些实施方式中仅测量两个电流，即IT1和IT4之一和IT2和IT3之一，并且将这两个测量的电流进行比较。在另外的实施方式中，如在图8中示出的那样测量全部四个电流IT1至IT4并且成对比较，例如将IT1与IT2比较并且将IT3与IT4比较，并且当IT1<IT2且IT4<IT3时，存在冲突状态。例如也能够将IT1与IT3比较和将IT2与IT4比较(参见电流的一致性的上述实施方案)。
通过测量全部四个电流和执行多次比较能够确保冗余，并且仅当两个比较显示出冲突状态时，才识别冲突状态。因此，例如能够将IT1与IT2比较并且将IT3与IT4比较，并且当IT1<IT2和IT4<IT3适用时，能够识别冲突状态。这能够提高测量的可靠性。然而原则上如所提及的那样仅测量电流IT1、IT4之一和电流IT2、IT3之一是足够的。在这种实施方式中，例如随后能够取消采样保持电流80、81之一。
因此，在晶体管的这种设计和操控的情况下，在一些实施例中整体上当第一电流和/或第四电流小于第二电流和/或第三电流时，识别冲突状态，其中连词“和/或”应以包括或的意义来理解并且如下理解：两个电流之一或两个电流能够考虑用于比较。
上述评估现在参考图9还根据实例信号来阐述。
在图9中，曲线60至62对应于图6的曲线，即曲线60为第一发送信号TxD1，基于所述第一发送信号操控晶体管T1至T4，曲线61为第二发送信号TxD2，基于所述第二发送信号操控另一总线用户51的晶体管T11、T12，并且曲线62示出总线上的电压差Vdiff。曲线部段93A为在如下阶段中的第一电流IT1和第二电流IT4(所述电流如上面阐述的那样是相等的)，在所述阶段中晶体管电路85将显性状态驱动到总线上并且另一总线用户61是被动的(隐性状态)。通过该采样保持电路80、81，将第一电流IT1和第四电流IT4例如在该阶段的中间的时间点(例如在分别要传输的比特的中间)如通过箭头96A表明的那样采样。曲线部段93D为在用CDD表示的阶段期间的电流IT1和IT4，在所述阶段中驱动电路85和另一总线用户51将显性状态驱动到总线上并且箭头96B又表示电流IT1、IT4的采样时间点。在该情况下，电流IT1、IT4比在曲线93A的情况下略微更低。
曲线94A示出在如下时间期间的电流IT2和IT3，在所述时间中晶体管电路85主动地驱动隐性状态，而另一总线用户51继续是被动的(隐性的)。箭头97A示出用于采样保持电路80、81的相应的采样时间点。为了确定冲突状态，将在曲线93A期间采样的IT1/IT4与在曲线94A期间采样的电流IT2/IT3比较。所述电流在晶体管的所阐述的近似相同的设计和操控的情况下近似相等，或者在晶体管T1和T4在接通状态下的电阻略微小于晶体管T2和T3在闭合状态下的电阻的情况下，IT2/IT3略微小于IT1/IT4，这表明：在总线上不存在冲突状态。在此，电流IT/IT4或IT2/IT3的精确大小还与晶体管的尺寸设计相关。
曲线94B示出在如下冲突状态期间的电流IT2和IT3，在所述冲突状态中晶体管电路85主动地驱动隐性状态，并且另一总线用户51驱动显性状态，即要检测的冲突状态。
曲线94B针对所述情况示出电流IT2/IT3，所述电流在通过箭头97B示出的时间点采样。在该情况下，电流IT2和IT3明显更大并且尤其大于在曲线93A期间在采样时间点96A和在曲线93B期间在扫描时间点96B的电流IT1和IT4。这基于：通过晶体管IT2在该情况下附加的电流从电压端子12流过晶体管T11和晶体管T3，并且通过晶体管T2附加的电流从电压端子12流过晶体管T2和晶体管T22，而分别没有流过电阻16。
因此，通过检测电流IT1和/或IT4小于电流IT2和/或IT3，能够检测总线上的冲突状态。以对检测做出反应的方式输出故障信号95，所述故障信号也称作为“错误帧”信号。以对其做出反应的方式，能够拒绝总线上当前发送的比特和/或能够将晶体管T1至T4全部断开，以便将晶体管电路85切换到高阻状态进而结束隐性状态的主动驱动，随后在总线上出现通过另一通信用户51驱动的显性状态。
上述评估如上阐述的那样涉及如下情况，在所述情况中晶体管T1至T4的电阻在接通状态下近似相等，或晶体管T1和T4在闭合状态下的电阻略微小于晶体管T2和T3的电阻。但是，例如如果晶体管设计和操控成，使得在闭合状态下晶体管T2、T3的电阻小于晶体管T1、T2在闭合状态下的电阻，那么也能够在没有冲突的情况下IT2、IT3大于IT1、IT4。然而，上述评估所基于的事实也能够在这种和其他情况下用于评估。
因此，与晶体管的设计和操控无关地适用的是：在显性状态冲突(所述冲突如所提及的那样在通常情况下是不关键的)的情况下，IT1/IT4小于在由于晶体管电路85存在仅一个显性状态的情况下。关于图9的实例这表示：电流IT1、IT4在93B处小于在93A处。此外，在隐性状态的主动驱动和显性状态之间的冲突的情况下(图9中的CDR)IT2和IT3大于在没有冲突的情况下。关于图9的实例这表示：在97B处的IT2和IT3大于在97A处的IT2和IT3。
这得到如下用于检测冲突的可行性：
为了检测在主动驱动的隐性状态和显性状态之间的冲突(图9中的CDR)能够将IT2和/或IT3与阈值IR23比较。该阈值选择成，使得其位于具有和不具有冲突的电流值之间，在图9的实例中处于IT2和IT3在97A处和在97B处的值之间。
代替固定的阈值，也能够将IT2、IT3在彼此相随的采样时间点的值相互比较，并且将上升超过阈值解释为冲突。在图9的实例中因此能够将97B处的IT2和/或IT3与97A处的IT2和/或IT3比较。这对应于基于之前的测量动态地调整阈值。该阈值或其他在此提及的阈值的其他的动态调整也是可行的，例如用于补偿由于温度波动引起的测量电流的波动。
最后，也能够将IT2/IT3和IT1/IT4之间的差与阈值比较，例如在彼此相随的采样时间点的差IT2-IT1(和/或IT3-IT1、IT2-IT4等)(在97A处的IT2/IT3减去在96A处的IT1/IT4，随后在97B处的IT2/IT3减去在96B处的IT1/IT4)或者彼此相随的差能够相互比较。
为了检测两个显性状态的冲突，如果该检测是期望的，则最后还能够将IT1和/或IT4与阈值IR14比较，并且在低于阈值时能够识别冲突。在图9的实例中，该阈值那么位于在96A处和在96B处的IT1/IT4的值之间。
参考“和/或”、“IT2/IT3”、“IT1/IT4”等又可理解成：能够将电流之一用于比较，但是也能够使用两个电流，以便如所阐述的那样提供冗余。
图10和11示出如下实施方式，在所述实施方式中基于在多种如下情况下测量电流来识别冲突状态，在所述情况下为了驱动隐性状态闭合全部四个晶体管T1至T4，即例如参考图3并且——在不同尺寸设计的晶体管的情况下——参考图4阐述。
图10示出相应的系统。
根据图10的实施方式的驱动设备包括晶体管电路105和评估电路100。它们经由总线、在图10的情况下又是CAN总线与已经讨论的另一总线用户51耦合。晶体管电路105包括已经讨论的晶体管T1至T4和与晶体管T1至T4相关联的分流电阻R1至R4，所述分流电阻已经参考图8讨论。
在图10的实施方式中为了驱动隐性状态闭合全部四个晶体管T1至T4，如这在上文简短提及。在该情况下在隐性状态的该驱动期间测量经过四个晶体管T1至T4的全部四个电流IT1至IT4，并且在一些实施方式中不需要采样保持电路。
首先，在晶体管T1至T4近似相同地设计和操控使得其在闭合状态下具有近似相等的电阻的实施方案中，再次阐述冲突检测，如这例如在图3的“Low Z”状态中能够是这种情况。
第一分流电阻R1和第一晶体管T1之间的节点与比较器101的第一输入端连接，并且第二晶体管T2和第二分流电阻R2之间的节点与比较器101的第二输入端连接。由此，比较器101将电流IT1和IT2进行比较。当IT1<IT2时，比较器101例如能够输出逻辑1，否则输出0。相反的逻辑原则上也是可行的。
此外，第三晶体管T3和第三分流电阻R3之间的节点与比较器102的第一输入端连接，并且第四晶体管T4和第四分流电阻R4之间的节点与比较器102的第二输入端连接。当IT4<IT3时，比较器102例如能够输出逻辑1，否则输出0。如果在比较器101中使用上述的相反的逻辑，则这在图10的实施例中在比较器102中也是这种情况。
比较器101、102的输出输送给与门103。如果在上述逻辑中两个比较器101、102输出逻辑1，则与门103输出逻辑1，这由评估电路100识别为冲突状态。通过使用两个比较器101、102和与门103在此实现冗余，使得当比较器101或102中的仅一个输出逻辑1时，尚未检测冲突状态。如果使用上述的相反的逻辑，则代替与门103能够使用与非门(NAND)。
在另一实施方式中，也能够仅测量电流IT1和IT2或者仅测量电流IT3和IT4，并且取消与门103。因此也能够识别冲突状态，其中于是不提供冗余。
在图10的情况下，即在晶体管T1-T4的设计和操控近似相同进而电阻近似相等的情况下，作为标准也适用的是，当IT1和/或IT4小于IT2和/或IT3时，识别冲突状态。
在其他实施方式中，代替与门103也能够提供或门。在该情况下，当比较器101、102中的两个比较之一表明冲突时，已经识别到冲突。
在另外的实施方式中，在图8的实施方式中和在图10的实施方式中会要求：IT1比IT2至少小预设的阈值，和/或IT4比IT3至少小预设的阈值。由此在一些实施方式中能够避免：电流之间的极其小的差异已经引起识别冲突状态。
图10的实施方式的工作方式现在还根据图11的实施例阐述。在图11中实线示出晶体管T1-T4在闭合状态下具有近似相等的电阻的情况。
在图11中又借助曲线60示出发送信号TxD1，基于所述发送信号操控晶体管T1至T4。曲线61示出发送信号TxD2，基于所述发送信号操控晶体管T11和T12。
曲线113示出电压差Vdiff，并且曲线114示出电流IT1和IT2之间的差Idiff。
当晶体管电路105驱动显性状态并且另一总线用户51为被动隐性时，在总线上出现正的电压和正的电流差Idiff。如果晶体管电路105随后通过如参考图3阐述的那样在一定持续时间中闭合全部晶体管T1至T4的方式而切换到隐性状态，当另一总线用户51还为被动时，则电流差根据曲线114下降到0，并且电压Vdiff下降到0。
当晶体管电路105和另一总线用户51驱动显性状态(用图11中的CDD表示)时，如已经在图9中阐述的那样在总线上出现更高的电压Vdiff，所述电压不是关键的，并且又出现正的电流差IT1-IT2。
如果晶体管电路105随后闭合全部晶体管T1至T4，以便主动地驱动到隐形状态(图11中的CDR)，而另一总线用户51还驱动显性状态，则出现已经提到的冲突和电压Vdiff的下降。在该情况下，电流差IT1-IT2如在图11中示出的那样是负的，并且通过电流测量能够识别冲突状态。随后，如在上述实施方式中那样能够由评估电路100发送故障信号，和/或评估电路100能够断开全部晶体管T1至T4，使得晶体管电路105过渡到高阻状态(HOZ)并且晶体管电路105不再主动驱动总线。
上述评估如所阐述的那样涉及如下情况，在所述情况下晶体管T1至T4在接通状态下的电阻近似相等。但是如果例如晶体管设计和操控成，使得在闭合状态下晶体管T2、T3的电阻小于晶体管T1、T4在闭合状态下的电阻，那么在没有冲突的情况下IT2、IT3也能够大于IT1、IT4。这例如能够在“Low Z”状态下如在图4中是这种情况，其中电压差Vdiff通过闭合全部晶体管T1-T4短暂驱动到稍负的电平。然而，上述评估所基于的事实也在这种和其他情况下用于评估。在图9中，点状曲线示出与如在图4中示出的驱动到隐性状态的情况下的上面讨论的表现的偏差。
因此，与晶体管的设计和操控无关地在情况下也适用的是：在显性状态冲突(所述冲突如所提及的那样在通常情况下是不关键的)的情况下，IT1/IT4小于在由于晶体管电路85存在仅一个显性状态的情况下。在图11的实例中这例如表示：差IT1-IT2(或IT3-IT4等)在没有冲突的情况下也能够是负的，如在116A处示出的。然而，在隐性状态和显性状态的主动驱动之间的冲突的情况下(图11中的CDR)该差更小，即在负值更低的情况下，如在图11中的116B处示出。
这基本上得到与在图8/9的实施例中相同的用于冲突检测的可行性。
为了检测主动驱动的隐性状态和显性状态之间的冲突(图11中的CDR)，能够将IT2和/或IT3与阈值IR23比较。该阈值选择成，使得其位于具有和不具有冲突的电流值之间。
代替固定的阈值，也能够将IT2、IT3在彼此相随的时间点的值相互比较，并且将上升超过阈值解释为冲突。
最后，也能够将IT2/IT3和IT1/IT4之间的差与阈值比较，例如差IT2-IT1(和/或IT3-IT1、IT2-IT4等)。为此，在图11中示出阈值115作为实例。在没有冲突的情况下，Idiff在116A处超过该阈值，在冲突的情况下在116B处低于该阈值。替选地在此代替与固定的阈值比较也能够将在“Low Z”阶段期间(图3中的R1或图4中的R1’)的Idiff的彼此相随的值相互比较。
为了检测两个显性状态的冲突，如果该检测是期望的，则最后还能够将IT1和/或IT4与阈值IR14比较，并且在低于阈值时能够识别冲突。在图9的实例中，该阈值随后位于IT1/IT4在96A处和在96B处的值之间。
参考“和/或”、“IT2/IT3”、“IT1/IT4”等又可理解成：能够将电流之一用于比较，但是也能够使用两个电流，以便如所阐述的那样提供冗余。
因此，在该情况下也能够通过电流测量识别冲突状态。
下面还针对不同的状态阐述总线上的电压和电流IT1至IT3的实例值：
Figure BDA0002101323190000151
在该表格的第一列中，在此示出另一总线用户51的状态，在第二列中示出具有晶体管IT1至IT4的所描述的驱动设备。如可见的那样：尤其如果将总线主动地驱动到隐性状态，同时另一总线用户将总线驱动到显性状态，那么能够通过对电流进行所讨论的比较来识别冲突状态。从该实例值中可见：上面阐述的标准可用于冲突检测。
通过下面详述的实例限定至少一些实施方式：“和/或”在此以包括或的意义、即两者或两者之一理解，其中通过“和”变型形式在一些实施方式中能够提供冗余。
实例1.用于差分总线的驱动设备，所述驱动设备具有：
-第一晶体管和第四晶体管，所述第一晶体管和第四晶体管互联，以便将总线驱动到显性状态，
-第二晶体管和第三晶体管，所述第二晶体管和第三晶体管互联，以便将总线驱动到隐性状态，和
-冲突检测电路，所述冲突检测电路设计成：基于测量经过第一晶体管、第二晶体管、第三晶体管和第四晶体管中的至少一个晶体管的电流来识别总线上的冲突状态。
因此通过测量经过一个晶体管的电流已经能够识别冲突状态。例如，如所描述的那样通过将经过第二或第三晶体管的电流与阈值比较能够识别在主动驱动到隐性状态和显性状态之间的冲突状态(附图中的CDR)，或通过将经过第一或第四晶体管的电流与阈值比较能够识别两个显性状态之间的冲突状态(这通常是不关键的)。
实例2.根据实例1的驱动设备，
其中至少一个晶体管包括至少两个晶体管，其中冲突检测电路设计用于：当经过至少两个晶体管的电流不同时，识别到在总线上存在冲突状态。因此，在该情况下测量经过两个晶体管的至少两个电流并且比较，这如所阐述的那样能够通过直接比较电流或将电流的差与阈值比较来进行。
实例3.根据实例1或2的驱动设备，
其中冲突检测电路设计用于：仅当驱动设备将总线驱动到隐性状态时，识别冲突状态。
实例4.根据实例1至3中任一实例的驱动设备，
其中冲突检测电路设计用于：当在总线上识别到冲突状态时，断开第一晶体管、第二晶体管、第三晶体管和第四晶体管。因此在一些实施方式中能够如所描述的那样将驱动设备置于被动状态。
实例5.根据实例1至4中任一实例的驱动设备，其中：
-第一晶体管接入用于总线的第一总线导线的第一端子和第一电压端子之间，
-第四晶体管接入用于总线的第二总线导线的第二端子和第二电压端子之间，
-第二晶体管接入第一电压端子和第二端子之间，和
-第三晶体管接入第二电压端子和第一端子之间。
实例6.根据实例5的驱动设备，其中冲突检测电路设计用于：测量经过第一晶体管的第一电流和/或经过第四晶体管的第四电流，而驱动设备将总线驱动到显性状态。
实例7.根据实例5或6的驱动设备，其中
冲突检测电路设计用于：测量经过第二晶体管的第二电流和/或经过第三晶体管的第三电流，而驱动设备将总线驱动到隐性状态。在实例6和7中，电流因此在不同的阶段中(显性或隐性)测量。和/或又分别表示：测量一个电流或两个电流。
实例8.根据实例5的驱动设备，其中驱动设备设计用于：为了将总线驱动到隐性状态，在一定持续时间中闭合第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中冲突检测电路设计用于：在该持续时间期间测量经过第一晶体管的第一电流和/或经过第二晶体管的第二电流和/或经过第三晶体管的第三电流和/或经过第四晶体管的第四电流。在该情况下，因此能够测量一个电流，但是也能够测量在相同阶段期间经过不同晶体管的多个电流，所述阶段在所讨论的实施方式中称作为“Low Z”并且在附图中设有附图标记R1或R1’。
实例9.根据实例6和根据实例7或根据实例8的驱动设备，其中冲突检测电路设计用于：当第一电流和/或第四电流小于第二电流和/或第三电流时，识别到在总线上存在冲突状态。因此，在一些实施方式中检测冲突的可行性如所描述的那样是比较电流，其中如通过所述电流和/或组合存在一系列可行性，所述可行性能够单独地使用或为了提供冗余彼此组合地使用。因此，在该实例中，能够将第一电流与第二电流比较，将第一电流与第三电流比较，将第四电流与第二电流比较和/或将第四电流与第三电流比较。这能够用于实例6和7的情况，其中测量不同阶段中的电流，也能够用于实例8的情况，其中测量相同阶段中的电流。
实例10.根据实例6和根据实例7或根据实例8的驱动设备，其中冲突检测电路设计用于：通过将第一电流或第四电流和第二电流或第三电流之间的差与相关联的阈值比较来识别冲突状态。因此，在此将第一电流和第二电流之间的差、第一电流和第三电流之间的差、第四电流和第二电流之间的差或第四电流和第三电流之间的差或多个所述差与相应的阈值比较。这又能够用于实例6和7的情况，其中测量不同阶段中的电流，也能够用于实例8的情况，其中测量相同阶段中的电流。
实例11.根据实例6至8中任一实例的驱动设备，其中冲突检测电路设计用于：通过将第一电流、第二电流、第三电流和/或第四电流与相关联的阈值比较来识别冲突状态。如已经针对实例1阐述的那样，通过将电流与阈值比较已经能够识别冲突状态，但是为了提供冗余或为了识别不同的冲突状态(例如附图中的CDD和CDR)也能够考虑多个电流。
实例12.根据实例10或11的驱动设备，其中相关联的阈值能够动态地改变。
实例13.根据实例6至8中任一实例的驱动设备，其中冲突检测电路包括用于测量第一电流、第二电流、第三电流和/或第四电流的采样和保持电路。
驱动设备的上述实例的特征和阐述相应地适用于方法的下述实例。
实例14.用于运行差分总线的方法，所述方法包括：
操控第一晶体管和第四晶体管，以便将总线驱动到显性状态，
操控第二晶体管和第三晶体管，以便将总线驱动到隐性状态，
测量经过第一晶体管、第二晶体管、第三晶体管和第四晶体管中的至少一个晶体管的电流，并且基于测量的电流识别总线上的冲突状态。
实例15.根据实例14的方法，
其中至少一个晶体管包括至少两个晶体管，并且其中当经过至少两个晶体管的电流不同时，识别到在总线上存在冲突状态。
实例16.根据实例14或15的方法，
其中仅当驱动设备将总线驱动到隐性状态时，识别冲突状态。
实例17.根据实例14至16中任一实例的方法，还包括：
当在总线上识别到冲突状态时，断开第一晶体管、第二晶体管、第三晶体管和第四晶体管。
实例18.根据实例14至17中任一实例的方法，其中：
-第一晶体管接入用于总线的第一总线导线的第一端子和第一电压端子之间，
-第四晶体管接入用于总线的第二总线导线的第二端子和第二电压端子之间，
-第二晶体管接入第一电压端子和第二端子之间，和
-第三晶体管接入第二电压端子和第一端子之间。
实例19.根据实例18的方法，其中测量电流包括测量经过第一晶体管的第一电流和/或经过第四晶体管的第四电流，同时将总线驱动到显性状态。
实例20.根据实例18或19的方法，其中测量电流包括测量经过第二晶体管的第二电流和/或经过第三晶体管的第三电流，同时将总线驱动到隐性状态。
实例21.根据实例18的方法，其中将总线驱动到隐性状态包括在一定持续时间中闭合第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中测量电流包括在该持续时间期间测量经过第一晶体管的第一电流和/或测量经过第二晶体管的第二电流和/或经过第三晶体管的第三电流和/或经过第四晶体管的第四电流。
实例22.根据实例19和根据实例20或根据实例21的方法，其中当第一电流和/或第四电流小于第二电流和/或第三电流时，识别到在总线上存在冲突状态。
实例23.根据实例19和根据实例20或根据实例21的方法，其中通过将第一电流或第四电流和第二电流或第三电流之间的差与相关联的阈值比较来识别冲突状态。
实例24.根据实例19至21中任一实例的方法，其中通过将第一电流、第二电流、第三电流和/或第四电流与相关联的阈值比较来识别冲突状态。
实例25.根据实例23或24的方法，其中相关联的阈值能够动态地改变。
虽然已经在本说明书中说明和描述了特定的实施例，但是本领域普通技术人员认识到，在不脱离所示出的发明的范围的情况下，可以选择大量替选的和/或等价的实施方案作为在本说明书中示出和描述的特定的实施例的替代。旨在：本申请涵盖在此所讨论的特定的实施例的任何适应形式或变型形式。因此，意在本发明仅由权利要求和权利要求的等同物来限制。

Claims (25)

1.一种用于差分总线的驱动设备，所述驱动设备具有：
-第一晶体管和第四晶体管，所述第一晶体管和第四晶体管互联，以便将所述差分总线驱动到显性状态，
-第二晶体管和第三晶体管，所述第二晶体管和第三晶体管互联，以便将所述差分总线驱动到隐性状态，和
-冲突检测电路，所述冲突检测电路设计成：基于测量经过所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的至少一个晶体管的一个或多个电流来识别所述差分总线上的冲突状态，并且其中所述冲突检测电路设计用于：当在所述差分总线上识别到冲突状态时，断开所述第一晶体管、第二晶体管、第三晶体管和第四晶体管。
2.根据权利要求1所述的驱动设备，
其中所述至少一个晶体管包括至少两个晶体管，其中所述冲突检测电路设计用于：当经过所述至少两个晶体管的电流不同时，识别到在所述总线上存在冲突状态。
3.根据权利要求1所述的驱动设备，
其中所述冲突检测电路设计用于：仅当所述驱动设备将所述差分总线驱动到所述隐性状态时，识别到冲突状态。
4.根据权利要求1所述的驱动设备，其中：
-所述第一晶体管接入用于所述差分总线的第一总线导线的第一端子和第一电压端子之间，
-所述第四晶体管接入用于所述差分总线的第二总线导线的第二端子和第二电压端子之间，
-所述第二晶体管接入所述第一电压端子和所述第二端子之间，和
-所述第三晶体管接入所述第二电压端子和所述第一端子之间。
5.根据权利要求4所述的驱动设备，其中所述冲突检测电路设计用于：测量经过所述第一晶体管的第一电流和/或经过所述第四晶体管的第四电流，同时所述驱动设备将所述差分总线驱动到显性状态。
6.根据权利要求4所述的驱动设备，其中所述冲突检测电路设计用于：测量经过所述第二晶体管的第二电流和/或经过所述第三晶体管的第三电流，同时所述驱动设备将所述差分总线驱动到隐性状态。
7.根据权利要求4所述的驱动设备，其中所述驱动设备设计用于：为了将所述差分总线驱动到所述隐性状态，将所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管闭合一段持续时间，其中所述冲突检测电路设计用于：在所述持续时间期间测量经过所述第一晶体管的第一电流和/或经过所述第二晶体管的第二电流和/或经过所述第三晶体管的第三电流和/或经过所述第四晶体管的第四电流。
8.根据权利要求5所述的驱动设备，其中所述冲突检测电路设计用于：当所述第一电流和/或所述第四电流小于所述第二电流和/或所述第三电流时，识别到在所述差分总线上存在冲突状态。
9.根据权利要求5所述的驱动设备，其中所述冲突检测电路设计用于：通过将所述第一电流或第四电流和所述第二电流或第三电流之间的差与相关联的阈值比较，识别冲突状态。
10.根据权利要求5所述的驱动设备，其中所述冲突检测电路设计用于：通过将所述第一电流、第二电流、第三电流和/或第四电流与相关联的阈值比较，识别冲突状态。
11.根据权利要求9所述的驱动设备，其中所述相关联的阈值能够动态地改变。
12.根据权利要求5所述的驱动设备，其中所述冲突检测电路包括用于测量所述第一电流、第二电流、第三电流和/或第四电流的采样和保持电路。
13.一种用于运行差分总线的方法，所述方法包括：
操控第一晶体管和第四晶体管，以便将所述差分总线驱动到显性状态，
操控第二晶体管和第三晶体管，以便将所述差分总线驱动到隐性状态，
测量经过所述第一晶体管、第二晶体管、第三晶体管和第四晶体管中的至少一个晶体管的电流，
基于测量的电流来识别所述差分总线上的冲突状态，和
当在所述差分总线上识别到冲突状态时，断开所述第一晶体管、第二晶体管、第三晶体管和第四晶体管。
14.根据权利要求13所述的方法，
其中所述至少一个晶体管包括至少两个晶体管，并且其中当经过所述至少两个晶体管的电流不同时，识别到在所述差分总线上存在冲突状态。
15.根据权利要求13所述的方法，
其中仅当所述驱动设备将所述差分总线驱动到所述隐性状态时，识别到冲突状态。
16.根据权利要求13所述的方法，其中：
-所述第一晶体管接入用于所述差分总线的第一总线导线的第一端子和第一电压端子之间，
-所述第四晶体管接入用于所述差分总线的第二总线导线的第二端子和第二电压端子之间，
-所述第二晶体管接入所述第一电压端子和所述第二端子之间，和
-所述第三晶体管接入所述第二电压端子和所述第一端子之间。
17.根据权利要求16所述的方法，其中
测量电流包括测量经过所述第一晶体管的第一电流和/或经过所述第四晶体管的第四电流，同时将所述差分总线驱动到显性状态。
18.根据权利要求16所述的方法，其中
测量电流包括测量经过所述第二晶体管的第二电流和/或经过所述第三晶体管的第三电流，同时将所述差分总线驱动到隐性状态。
19.根据权利要求16所述的方法，其中控制所述第二晶体管和所述第三晶体管以将所述差分总线驱动到所述隐性状态还包括将所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管闭合一段持续时间，其中测量电流包括在所述持续时间期间测量经过所述第一晶体管的第一电流和/或测量经过所述第二晶体管的第二电流和/或测量经过所述第三晶体管的第三电流和/或经过所述第四晶体管的第四电流。
20.根据权利要求17所述的方法，其中当所述第一电流和/或所述第四电流小于所述第二电流和/或所述第三电流时，识别到在所述差分总线上存在冲突状态。
21.根据权利要求17所述的方法，其中通过将所述第一电流或第四电流和所述第二电流或第三电流之间的差与相关联的阈值比较，识别所述差分总线上的冲突状态。
22.根据权利要求17所述的方法，其中通过将所述第一电流、第二电流、第三电流和/或第四电流与相关联的阈值比较，识别所述差分总线上的冲突状态。
23.根据权利要求21所述的方法，其中所述相关联的阈值能够动态地改变。
24.一种用于差分总线的驱动设备，所述驱动设备具有：
-第一晶体管和第四晶体管，所述第一晶体管和第四晶体管互联，以便将所述差分总线驱动到显性状态，
-第二晶体管和第三晶体管，所述第二晶体管和第三晶体管互联，以便将所述差分总线驱动到隐性状态，和
-冲突检测电路，所述冲突检测电路设计成：基于测量经过所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的至少两个晶体管的两个或更多个电流来识别所述差分总线上的冲突状态，其中所述冲突检测电路设计用于：当经过所述至少两个晶体管的电流不同时，识别到在所述总线上存在冲突状态。
25.一种用于运行差分总线的方法，所述方法包括：
操控第一晶体管和第四晶体管，以便将所述差分总线驱动到显性状态，
操控第二晶体管和第三晶体管，以便将所述差分总线驱动到隐性状态，
测量经过所述第一晶体管、第二晶体管、第三晶体管和第四晶体管中的至少两个晶体管的电流，和
基于测量的电流来识别所述差分总线上的冲突状态，其中当经过所述至少两个晶体管的电流不同时，识别到在所述差分总线上存在冲突状态。
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