CN110620148A - 纳米线晶体管结构和成形的方法 - Google Patents

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E.J.汤普森
A.卡苏库尔蒂
姜俊成
张凯伦
B.古哈
W.苏
B.比蒂
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Abstract

纳米线晶体管结构和成形的方法。纳米线器件包括一个或多个纳米线，所述一个或多个纳米线具有第一端部、第二端部和位于第一端部与第二端部之间的主体部分。第一导电结构与第一端部接触并且第二导电结构与第二端部接触。纳米线的主体部分具有第一横截面形状，并且第一端部具有与第一横截面形状不同的第二横截面形状。还公开了包括纳米线器件的集成电路和清洁半导体结构的方法。

Description

纳米线晶体管结构和成形的方法
背景技术
半导体器件是利用例如硅（Si）、锗（Ge）、砷化镓（GaAs）和磷化铟（InP）之类的半导体材料的电子性质的电子部件。场效应晶体管（FET）是包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的导电率，其中电荷载流子（例如电子或空穴）通过该沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件，并且在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有被称为主体或衬底的第四端子，其可用于偏置晶体管。另外，金属氧化物半导体FET（MOSFET）包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属-绝缘体-半导体FET（MISFETS）或绝缘栅FET（IGFET）。互补MOS（CMOS）结构使用p沟道MOSFET（PMOS）和n沟道MOSFET（NMOS）器件的组合来实现逻辑门和其他数字电路。
FinFET是在半导体材料条的薄带（通常被称为鳍状物（fin））周围构建的晶体管。FinFET器件的导电沟道驻留在与栅极电介质相邻的鳍状物的外部部分上。具体地，电流沿着鳍状物的两个侧壁/在鳍状物的两个侧壁（垂直于衬底表面的侧面）内以及沿着鳍状物的顶部（平行于衬底表面的侧面）运行。因为这种配置的导电沟道包括鳍状物的三个不同的平面区域（例如顶部和两侧），所以这种FinFET设计有时被称为三栅极晶体管。纳米线晶体管（有时称为全环绕栅极（gate-all-around）（GAA）或纳米带晶体管）被与基于鳍状物的晶体管类似地配置，但是代替具有栅极的有鳍状物的沟道区域与鳍状物的三个侧面接触，一个或多个纳米线在源极区和漏极区之间延伸。在纳米线晶体管中，栅极材料通常围绕或环绕每个纳米线（因此为全环绕栅极）。
附图说明
图1示出了根据本公开的实施例的纳米线晶体管结构的透视图。
图2A示出了根据本公开的实施例的沿着线A-A穿过纳米线端部取得的图1的一个纳米线结构的横截面视图。
图2B示出了根据本公开的实施例的沿着线B-B穿过纳米线端部取得的图1的一个纳米线结构的横截面视图。
图2C示出了根据本公开的实施例的基于纳米线端部和纳米线主体部分的最大内切圆（inscribed circle）和最小外接圆的直径之间的差来评估圆度（roundness）的示例。
图3A示出了根据本公开的实施例的半导体鳍状物的横截面视图，其示出了在释放纳米线之前沟道材料和牺牲材料的层堆叠。
图3B示出了根据本公开的实施例的在从图3A的层堆叠释放纳米线之后穿过纳米线主体部分取得的横截面视图，其中，纳米线具有大致矩形的横截面形状。
图3C示出了根据本公开的实施例的在氧化和氧化物回蚀刻（etch back）以导致更圆的横截面形状的一至三个周期之后穿过图3B的纳米线主体部分取得的横截面视图。
图4是示出了根据本公开的实施例的清洁（cleaning）半导体器件结构的方法中的过程的流程图。
图5是示出了根据本公开的实施例的图4的方法的示例过程中的过程的流程图。
图6示出了利用根据本公开的一些实施例形成的集成电路结构和/或晶体管器件实现的示例计算系统。
本实施例的这些和其他特征将通过结合本文描述的附图来阅读以下具体实施方式而被更好地理解。在图中，在各种附图中示出的每个相同或几乎相同的部件可以由相似的数字表示。为了清楚起见，在每个图中并没有标记每个部件。此外，如将理解的那样，附图不一定是按比例绘制的或不旨在将所描述的实施例限制到所示出的具体配置。举例来说，虽然一些图一般地指示直线、直角和平滑表面，但是鉴于制造过程的真实世界限制，所公开的技术的实际实现可能具有不那么完美的直线和直角，并且一些特征可能具有表面形貌（topography）或者否则是不平滑的。此外，附图中的一些特征可以包括图案化和/或阴影填充的，这仅被提供以帮助在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例结构。
具体实施方式
公开了用于使半导体结构成形的技术，特别是关于使纳米线和纳米带的栅控部分成形，但是将理解，其他半导体结构也可以受益于该成形技术。在一个实施例中，使用受控的各向同性干法和/或湿法蚀刻将释放的纳米线/纳米带原子地变圆。在另一个实施例中，通过使释放的纳米线/纳米带经受氧化和氧化物回蚀刻的顺序处理来使它们变圆。可以使用蚀刻腔室（etch chamber）在非原位（ex-situ）或原位（in-situ）原子地控制氧化过程。在另一个实施例中，释放的纳米线经受退火过程以将拐角回流（reflow）成更圆的形状。一些这样的后释放处理过程不仅使边缘变圆，而且还可以产生最小的表面粗糙度并清洁残留的不需要的材料。包括纳米线/纳米带或被成形的其他特征的半导体材料可以是任何合适的半导体材料，包括但不限于IV族半导体材料（例如硅、锗和硅锗）和III-V族半导体材料（例如氮化镓、砷化铟镓、砷化镓）。许多配置将是清楚的。
根据一个这样的实施例，在释放纳米线以清洁和成形暴露的纳米线主体部分的表面之后执行数字蚀刻的一个或多个周期。例如，通过使释放的纳米线经受氧化和氧化物回蚀刻的顺序处理而使它们变圆。例如，可以使用蚀刻腔室非原位或原位原子地控制氧化过程。一种这样的蚀刻过程是受控的各向同性干法或湿法蚀刻。在一些这样的实施例中，释放的纳米线可以可选地经受退火过程以将拐角回流成更圆的形状。在此类实施例的一些具体示例中，例如，数字蚀刻过程可用于从硅纳米线上方和/或下方的牺牲材料层去除留下的痕量（trace）硅锗。
因此，根据一些实施例，具有矩形或梯形（trapezoidal）横截面形状的纳米线可以被清洁和成形为具有圆横截面形状，其具有减小的表面粗糙度。如将理解的那样，可以在包括场层、块以及诸如此类的其他结构上执行类似的数字蚀刻过程或“清洁/成形”周期。在结构包括拐角、点、突出物或诸如此类的情况下，清洁/成形过程在一些实施例中可用于弄平（level）高点和圆角。
在一个示例实施例中，纳米线器件包括一个或多个纳米线，所述纳米线具有第一端部、第二端部和第一端部和第二端部之间的主体部分。第一导电结构与第一端部接触，并且第二导电结构与第二端部接触。例如，第一和第二导电结构是晶体管器件的源极/漏极区。在另一个示例中，导电结构是接触或金属结构，诸如在传感器或其他半导体器件中的接触或金属结构。主体部分具有第一横截面形状，并且第一端部具有与第一横截面形状不同的第二横截面形状。例如，与具有更矩形形状的端部相比，主体部分具有更圆的形状和更小的周长。然而，注意，主体部分与端部连续。以该方式，纳米线、纳米带或包括主体和端部的其他特征具有不止一个不同的横截面形状，这取决于取得横截面视图的位置。
根据一些实施例，本公开的方法论和结构可以在沉积栅极电介质和金属栅极之前提供改进的纳米线界面。因此，在一些这样的情况下，这种方法论可以改进晶体管迁移率（mobility）和可靠性。按照本公开，许多变型、实施例和应用将是清楚的。
总体概述
场效应晶体管（FET）已被缩放到越来越小的大小以实现更快的电路操作。这种缩放已经导致纳米线和纳米带晶体管或全环绕栅极（GAA）晶体管的发展。例如，GAA沟道区可以具有在源极区和漏极区之间延伸的一个或多个纳米线，例如在源极区和漏极区之间水平延伸的纳米线的垂直堆叠。在一个示例方法论中，在体硅衬底上形成硅（Si）和硅锗（SiGe）的交替层。然后蚀刻所得的结构以限定鳍状物，该鳍状物包括硅子鳍状物（subfin）和在子鳍状物顶部上的SiGe和Si的交替层。然后，诸如通过气相三氟化氯（ClF3）蚀刻去除SiGe，以释放在鳍状物的源极和漏极区之间延伸并连接鳍状物的源极和漏极区的硅纳米线。可以使用类似的过程去除硅以释放SiGe纳米线，并且可以用于其他材料组合，例如镓（Ga）和砷化镓（GaAs）。
纳米线处理的一个挑战是释放的纳米线可具有相对尖锐的拐角，其引起差的栅极金属填充并限制相邻纳米线之间的缩放间隙。尖锐拐角还可以通过引起电荷累积和电流泄漏来增加电场并减少器件可靠性。另一个挑战是，在Si和SiGe层的外延形成期间，例如，由于切断到腔室的锗供应和锗已经从腔室排出的时间之间在外延腔室中的锗剩余，在硅纳米线中产生锗浓度梯度。该浓度梯度可引起锗以低水平扩散到硅中。硅层中的锗浓度可以足够低，使得用于释放纳米线的蚀刻不去除残留的锗。尽管彻底的清洁和过度的蚀刻化学（例如ClF3），但残留的锗没有被完全去除并且可能表现得像脏的界面，其降低了器件的性能。纳米线处理的另一个挑战源于纳米线的横截面形状的变化以及从纳米线到纳米线的横截面大小和/或形状的变化（例如一些是正方形、一些是梯形的并且一些是矩形的）。例如，这种不规则的几何形状可导致载流子迁移率和器件电流的差异。这些和其他挑战可降低器件性能或导致不一致的器件性能。
因此，并且根据本公开的各种实施例，提供了用于对晶体管结构中的纳米线成形的技术。在一个实施例中，采用蚀刻过程来以受控且可预测的方式改进晶体管结构中的纳米线的几何形状。在一些这样的实施例中，蚀刻技术可用于提供具有可调过程参数的可再生的原子层蚀刻。在一些这样的实施例中，提供湿法化学蚀刻用于半导体材料的原子层蚀刻，包括全环绕栅极沟道结构。蚀刻可以伴随氧化和/或退火。在一些情况下，退火用于回流尖锐的拐角。
在一个实施例中，根据本公开处理的晶体管器件包括纳米线沟道区域。例如，沟道区域具有垂直堆叠并在源极和漏极区之间水平延伸的多个硅纳米线，但是可以使用任何半导体材料并且除非明确要求保护，否则本公开不旨在局限于任何特定材料。与源极区和漏极区相邻的纳米线的端部（例如由栅极间隔体材料围绕的纳米线端部）展现与纳米线的主体部分（例如被栅极电介质和栅极电极环绕的栅极部分）不同的横截面几何形状。例如，与更圆的形状和沿着主体部分的更小的大小相比，给定器件中的纳米线的端部可能具有更矩形的形状和总体更大的大小。另外，在使用透射电子显微镜（TEM）的检测极限内，主体部分可能无锗，而端部具有可检测水平的残留锗。
如本文所用，术语“纳米线”不限于特定横截面形状的结构，但是包括矩形、正方形、梯形，“跑道”（例如由圆形端部连接的平行侧面）、圆形、椭圆形、细长形和其他横截面形状的结构，其中一些可称为纳米带或珠状鳍状物（beaded-fin）。具体地，根据一些实施例，纳米线是具有近似数十纳米或更小的厚度或直径以及无约束长度的结构。纳米线可以由半导体材料、半导体金属氧化物、金属或碳纳米管制成。进一步注意，本文关于纳米线或纳米带使用的术语“端”不必是给定长度的绝对或终端。相反，该端可以简单地指代包括源极区或漏极区的纳米线/纳米带的一部分。例如，在源极/漏极区与沟道区连续的情况下，诸如源极/漏极区是从其形成纳米线的多层结构的掺杂部分的情况，“端”可以指纳米线/纳米带的包括源极/漏极区以及栅极间隔体下的区域（如果存在栅极间隔体的话）的部分。在这种情况下，沟道区具有第一横截面形状（圆的拐角）和纳米线/纳米带的其余部分，包括源极/漏极区和栅极间隔体（如果存在）内的纳米线/纳米带的任何部分，具有第二形状（例如尖锐的拐角）。在其他情况下，例如在源极/漏极区是替换或外延源极/漏极区的情况下，端可以是栅极间隔体内和/或源极/漏极区与沟道区之间的纳米线/纳米带的部分。
本文中的“IV族半导体材料”（或“IV族材料”或通常“IV”）的使用包括至少一个IV族元素（例如硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）以及诸如此类。本文中的“III-V族半导体材料”（或“III-V族材料”或通常“III-V”）的使用包括至少一个III族元素（例如铝、镓、铟）和至少一个V族元素（例如氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、砷化铟镓（InGaAs）、砷化铟铝（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）、氮化镓（GaN）以及诸如此类。注意，例如，III族也可称为硼族或IUPAC族13，IV族也可称为碳族或IUPAC族14，并且V族也可称为氮族或IUPAC族15。
如本文所用的“组成不同”或“组成相异”的材料是指具有不同化学组成的两个材料。该组成差异可以例如凭借在一个材料中但不在另一个材料中的元素（例如SiGe在组成上不同于硅），或者通过一个材料具有与第二个材料相同的所有元素但是那些元素中的至少一个有意地以相对于另一个材料的一个材料中的不同浓度提供（例如具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe）。除了这种化学组成多样性之外，材料还可以具有相异的掺杂剂（例如镓和镁）或相同的掺杂剂，但不同浓度。在其他实施例中，组成上相异的材料还可以指具有不同结晶取向的两个材料。例如，（110）硅在组成上与（100）硅相异或不同。例如，可以利用覆盖晶片层转移（blanket wafer layer transfer）来实现创建不同取向的堆叠。
在一些实施例中，可以在衬底的不同区域上形成组成不同的沟道材料或几何形状的多个沟道层，诸如例如用于CMOS应用。例如，第一沟道材料层可以形成在硅基部的第一区域上以用于一个或多个p沟道晶体管器件（例如一个或多个PMOS器件），并且第二沟道材料层可以形成在硅基部的第二区域上以用于一个或多个n沟道晶体管器件（例如一个或多个NMOS器件）。如前所述，通过选择衬底以具有所需材料特性（例如所需的半导体材料、所需的掺杂剂浓度和所需的掺杂剂类型），可将衬底用于生长多个不同的沟道层。
注意，本文中“源极/漏极”的使用仅旨在表示源极区或漏极区或源极区和漏极区两者。为此，除非另有说明，否则本文所用的正斜杠（forward slash）（“/”）意味着“和/或”，并且不旨在暗示关于源极和漏极区的任何特定结构限制或布置，或结合正斜杠在本文中列出的任何其他材料或特征。
在一些实施例中，本文描述的技术可用于使n沟道器件（例如NMOS）和/或p沟道器件（例如PMOS）受益。此外，在一些实施例中，如按照本公开将清楚的那样，本文描述的技术可用于使MOSFET器件、FinFET器件和/或任何其他合适的器件受益。此外，在一些实施例中，本文描述的技术可用于形成互补晶体管电路（例如CMOS电路），其中所述技术可用于使组成CMOS电路所包括的n沟道和p沟道晶体管中的一个或多个受益。此外，在一些实施例中，本文描述的技术可用于使多个晶体管配置受益，所述配置诸如是平面和非平面配置，其中为了提供几个示例，非平面配置可包括鳍状物式或FinFET配置（例如双栅极或三栅极），全环绕栅极（GAA）配置（例如纳米线或纳米带）或其一些组合（例如珠状鳍状物配置）。此外，在一些实施例中，所述技术可用于各种源极/漏极（S/D）配置，诸如替换材料S/D、覆盖（cladded）S/D和/或任何其他合适的S/D配置，如按照本公开将清楚的那样。本文描述的技术可用于使逻辑晶体管器件或用于其他合适应用（例如放大、开关等）的基于晶体管的器件受益。因此，本文描述的技术可用于使多个晶体管器件受益。
通常，该技术允许用不同的沟道材料进一步缩放晶体管，同时确保更高的操作电压、更高的驱动电流和由此改进的性能。此外，例如，任何这样的器件都可以采用是三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，该技术可用于使不同规模的器件受益，诸如具有千分尺（micrometer）（微米）范围和/或纳米（nm）范围（例如在22、14、10、7、5或3 nm过程节点或更高处形成的）的临界尺寸的IC器件。
使用诸如电子显微镜学（electron microscopy）的工具，本文提供的技术和结构的使用可以是可检测的，仅举几个合适的分析工具的示例，电子显微镜学包括扫描/透射电子显微镜学（SEM/TEM）、扫描透射电子显微镜学（STEM）、纳米束电子衍射（NBD或NBED）和反射电子显微镜学（REM）；复合映射（composition mapping）；X射线晶体学或衍射（XRD）；能量色散X射线光谱学（EDX）；二次离子质谱仪（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或X线断层摄影术；局部电极原子探针（LEAP）技术；3D X线断层摄影术；或高分辨率物理或化学分析。特别地，在一些实施例中，此类工具可以指示具有纳米线沟道区的晶体管，其中栅极或主体部分相比于和栅极间隔体接触的端部具有不同的横截面几何形状。例如，TEM可用于显示器件结构的横截面。在另一个示例中，x射线晶体学可用于说明活性（active）沟道材料的晶体质量。X射线晶体学可用于说明纳米线的端部中锗的存在，但主体部分无锗。在一些实施例中，可以基于从其使用得到的益处来检测本文描述的技术，其包括具有改进的形状、减少的杂质、改进的载流子迁移率、相对较高的操作电压、相对较高的驱动电流和/或其他改进的器件性能的沟道材料。按照本公开，许多配置和变型将是清楚的。
架构和方法论
图1示出了形成在衬底110上的示例纳米线晶体管结构100的透视图。每个晶体管结构100包括在源极/漏极区116之间延伸并连接源极/漏极区116的纳米线沟道区域114。如该示例中所示，每个晶体管结构100的沟道区114包括一个或多个纳米线118，其水平延伸并且以垂直堆叠布置。尽管示出了两个纳米线118，但是沟道区114可以具有一个纳米线118或者可以具有三个或更多纳米线118。类似地，图1的晶体管结构100示出了具有纳米线118的晶体管，所述纳米线118水平延伸并垂直堆叠；然而，如将理解的那样，本公开考虑了包括平面纳米线晶体管、垂直延伸的纳米线和其他布置的各种配置的纳米线118。此外，图1的栅极结构130示出为透明的，以便显示纳米线118的几何形状。然而，说明不是限制性的，并且用于形成栅极结构130的材料也不一定是透明的。
在图1的示例结构中，每个纳米线118包括在纳米线端部118b之间延伸的纳米线主体部分118a。纳米线端部118b接触源极/漏极区116的材料。如图1的示例结构中所示，源极和漏极区116已经经历了从原始鳍状物形状的进一步处理，应当理解，这可以包括替换材料方法或其他处理。栅极结构130接触并围绕源极和漏极区116之间的每个纳米线118的主体部分118a。在一个实施例中，栅极结构130包括围绕每个纳米线118的栅极电介质136（不可见；在图2A-2B中所示）和与栅极电介质接触的栅极电极132。栅极结构130还包括栅极间隔体134，该栅极间隔体134沿着栅极电极132的侧面延伸，以将栅极电极132与源极和漏极区116隔离。栅极间隔体134环绕纳米线端部118b并且位于栅极电极132与源极和漏极区116之间。与栅极间隔体134之下的纳米线端部118b相比，栅极电极132下方的纳米线主体部分118a具有不同的横截面形状和/或大小。例如，与纳米线端部118b的横截面形状（例如具有矩形或正方形形状）相比，纳米线主体部分118a的横截面形状更圆（例如具有跑道形状或圆形形状）。
现在参考图2A和2B，横截面视图示出了图1的一个示例晶体管结构100的部分。图2A是沿着图1的线A-A通过栅极间隔体134和纳米线端部118b取得的一个晶体管结构100的横截面视图。在该示例中，纳米线端部118b与基部或衬底110层中的子鳍状物112间隔开并在基部或衬底110层中的子鳍状物112上方对齐。每个纳米线端部118b被栅极电介质136和栅极电极132的材料围绕。子鳍状物112可以是例如体半导体材料，其上形成沟道材料和牺牲材料的覆盖层，作为处理纳米线沟道区114的部分。
在该示例中，纳米线端部118b具有大致矩形的横截面形状。例如，纳米线端部118b具有有略微圆的拐角的矩形或正方形形状。矩形形状可以例如源于用于形成纳米线118的材料层和蚀刻处理。例如，将沟道材料和牺牲材料的交替覆盖层沉积在衬底110上，之后各向异性蚀刻过程来限定鳍状物结构。各向异性蚀刻在一般垂直的方向上行进穿过覆盖层，导致如在横截面中看到的垂直堆叠中的交替材料的块。使用各向同性蚀刻过程，随后去除牺牲材料以释放沟道材料，导致纳米线118具有大致矩形的横截面轮廓。在一些情况下，牺牲材料的去除可略微使纳米线118的拐角变圆，但是使横截面轮廓保持大致矩形形状。因此，虽然图2A示出了纳米线端部118b的横截面视图，但是其通常还表示纳米线118在该处理阶段沿其长度的轮廓。下面更详细地讨论用于处理晶体管结构100的示例技术。
在一些实施例中，纳米线端部118具有围绕其周围（circumference）的薄氧化物层140，但是不需要也不总是存在氧化物层140。栅极电介质136符合并且围绕每个纳米线118的圆周。这里，栅极电介质136还接触子鳍状物112的顶部和侧面。在具有两个纳米线的一些实施例中，例如，栅极电介质136可被描述为在纳米线118周围具有数字8形状（figureeight shape），其中纳米线118占据数字8的开口。在具有三个或更多纳米线118的晶体管结构100中，例如，栅极电介质可被描述为一系列连接的环或链，其中纳米线118占据环的开口。在图2A中所示的示例中，围绕纳米线端部118b的栅极电介质136的部分与子鳍状物112上的栅极电介质136合并或接触。在其他实施例中，子鳍状物112上的栅极电介质136的部分可以与围绕纳米线118的栅极电介质136的部分间隔开并且不同。例如，栅极电极134或其他材料的居间部分占据子鳍状物112上的栅极电介质136与最底部纳米线118上的栅极电介质136之间的间隙。
图2B示出了通过栅极电极132和纳米线主体部分118a沿图1的线B-B取得的横截面中的图2A的晶体管结构100。纳米线主体部分118a与子鳍状物112垂直间隔开并在子鳍状物112上方对齐。栅极电介质136和栅极电极132围绕每个纳米线主体部分118a。栅极电极132在衬底110上并围绕栅极电介质136。在图2B的示例中，纳米线主体部分118a具有源自释放后处理的椭圆形横截面形状。例如，与纳米线端部118b相比，纳米线主体部分118a更圆并且具有减小的周长。例如，更圆的形状可能源自在去除伪栅极电极132之后用于清洁和成形纳米线主体部分118a的释放后数字蚀刻处理。在一个示例中，释放后蚀刻处理涉及各向同性蚀刻，其从拐角去除材料比其从平坦面去除材料更快。结果，应当理解，各向同性蚀刻处理倾向于使矩形形状变圆并减少了形状的不规则性。在一个示例中，栅极间隔体134保持完整并且保护纳米线端部118b免受释放后蚀刻处理。下面更详细地讨论用于处理晶体管结构100的示例技术。
与纳米线端部118b相比，纳米线主体部分118a具有更圆的形状。用于测量圆度的一种方法基于限定最小外接圆的外部大小和限定最大内切圆的内部大小之间的差。例如，当结构更圆（即更接近圆形）时，最小外接圆和最大内切圆的直径之间的差具有更小的值。在该示例中，纳米线端部118b的外部大小和内部大小之间的差大于纳米线主体部分118a的差。
示例说明了圆度测量：对于具有1单位的边的正方形而言，最小外接圆的直径为（单位），并且最大内切圆的直径是1.0单位。因此，直径差是0.414单位（半径差是0.707单位）。例如，使正方形的拐角变圆可以将直径差减小到0.2个单位或更小。在一些实施例中，外部大小和内部大小之间的直径（或半径）差减小至少20％，包括至少30％、至少50％、至少60％、至少70％、至少80％或至少90％。
在一些实施例中，使用纳米线主体部分118a的横截面形状的一部分来测量圆度。例如，纳米线118被配置为具有横截面宽度（例如20nm）的纳米带，该横截面宽度是横截面高度（例如4 nm）的五倍。在这种情况下，沿着包括整个横截面形状的4-nm高x 2-nm宽的侧部的横截面形状的一侧的180°测量圆度，其中针对侧部的180°的最小外接弧和180°的最大内切弧考虑了半径的差。
图2C示出了纳米线118的部分的横截面视图之间的圆度比较的示例。在图2C的左侧，纳米线端部118b具有更矩形的形状。最大内切圆150b被绘制为将配合在矩形形状的左端部的周界（perimeter）内的最大圆。最小外接圆152b与最大内切圆同心并且是可以围绕纳米线118横截面的左端部的外侧绘制的最小圆。类似地，针对已经经受释放后氧化和氧化回蚀刻处理的纳米线主体部分118a绘制最大内切圆150a和最小外接圆150b。通过视觉检查，可以看出纳米线端部118b的内切圆和外接圆150b、152b的直径差大于纳米线主体部分118a的内切圆和外接圆150a、152a的直径差。
通过比较图2A和图2B中所示的纳米线118的横截面，可以确定纳米线端部118b的周界长度大于纳米线主体部分118a的周界长度（例如周长）。而且，根据一些实施例，与一个或多个给定晶体管结构100的纳米线端部118b相比，周界长度的值的范围（或周界长度的标准偏差）在纳米线主体部分118a中减小。在一个示例中，测量两个晶体管结构100中的纳米线端部118b和纳米线主体部分118a的周界长度，每个晶体管结构100具有两个纳米线118（总共四个纳米线）。纳米线主体部分118a经历了释放后处理以使纳米线主体部分118a成形。在该示例中，纳米线端部118b具有nm的平均周界长度。在释放后处理之后，纳米线主体部分118a具有nm的平均周界长度（即周长）。除了减小纳米线118横截面的周界长度之外，该示例图示了通过将周界长度的标准偏差从2.1减少到0.5 nm证明了纳米线主体部分中几何形状的改进的一致性。在一些实施例中，释放后处理导致如下晶体管结构，其中纳米线主体118a具有横截面周界长度，其标准偏差不多于1.0 nm，包括不多于0.7 nm以及不多于0.5 nm。在其他实施例中，释放后处理导致具有纳米线主体的多个晶体管结构，纳米线主体具有横截面周界长度，其标准偏差不多于1.0 nm，包括不多于0.7nm，以及不多于0.5 nm。
可以比较纳米线主体部分118a和纳米线端部118b的各种测量以标识横截面几何形状的差。例如，可以使用垂直高度、水平宽度、周界长度、或者内切圆和外接圆的直径或半径差。对于这样的值，可以评估差、比、标准偏差或其他关系。例如，纳米线主体部分118a和纳米线端部118b的垂直高度的比不大于0.9，包括不大于0.8、0.7或其他值。
在另一个示例中，纳米线主体部分118a和纳米线端部118b的水平宽度的比不大于0.9，包括不大于0.8、0.7或其他值。在另一示例中，针对纳米线主体部分118a并针对纳米线端部118b确定最大内切圆和最小外接圆之间的直径差。可以针对整个横截面形状或针对横截面形状的端部确定直径差（例如，最大内切圆接触横截面形状的一侧的情况，例如图2C中所示）。在确定直径之间的差之后，可以比较这些差。使用图2C的纳米线示例，纳米线端部118b具有10 nm的垂直高度，具有10 nm直径的最大内切圆以及具有14.36 nm直径的最小外接圆；纳米线主体部分118a具有8.76 nm的垂直高度为，具有8.34 nm直径的最大内切圆，具有9.57 nm直径的最小外接圆。针对纳米线端部118b的直径差是4.36 nm，并且针对纳米线主体部118a的直径差是1.23 nm。比较这些直径差给出了横截面几何形状的圆度的指示。在该示例中，针对纳米线主体部分118a的直径差是针对纳米线端部118b的直径差的28％，这只是更圆的形状。例如，可以将直径差与垂直高度、水平宽度、周界长度、面积或横截面形状的其他值进行比较。在一个实施例中，纳米线主体部分118a的最大内切圆和最小外接圆的直径差不多于纳米线端部118b的最大内切圆和最小外接圆的直径差的75％，包括不多于60％、不多于50％、不多于40％、不多于30％以及不多于20％。应当理解，还可以进行许多比较。
现在参考图3A-3C，根据本公开的实施例，横截面视图示出了在处理的各种阶段中具有两个纳米线118的示例晶体管结构100。在该示例中，通过对应于纳米线主体部分118a的结构的一部分取得的横截面。为了清楚说明，并未示出晶体管结构100的所有结构。尽管该示例示出了晶体管结构100中的纳米线118的成形，但是应当理解，可以使用类似的处理技术来使其他结构成形。
图3A示出了鳍状物108，其包括子鳍状物112和在子鳍状物112顶部上的交替材料层的层堆叠109。层堆叠109包括纳米线118的沟道材料（例如Si）和牺牲材料120（例如SiGe）的层。图3A的鳍状物108可以源自通过纳米线118的沟道材料和牺牲材料120的覆盖层的各向异性蚀刻来限定鳍状物108。如应当理解的，鳍状物108的侧壁可以略微成锥形（taper）并且顶部牺牲层120可以因蚀刻过程而具有圆形轮廓。牺牲材料120的层在每个纳米线118的上方和下方。隔离材料（例如浅沟槽隔离或“STI”）的层接触子鳍状物112的侧面以限定衬底110并用作蚀刻停止。
图3B示出了在各向同性蚀刻过程去除牺牲材料120并释放纳米线118之后图3A的晶体管结构100。例如，使用选择性各向同性蚀刻去除牺牲材料120，其对纳米线118的材料具有最小影响或没有影响。在该处理阶段中，纳米线118如图3A中的层堆叠109中那样保持大致矩形或梯形形状，但是现在可能略微具有圆角。
图3C示出了在释放后处理以成形纳米线118之后图3A的晶体管结构100。在该示例中，与图3B的纳米线118相比，纳米线118具有更圆的横截面形状和更小的大小（包括宽度、高度、周界长度和周长）。
现在转向图4，流程图示出了根据本公开的实施例的清洁和成形半导体器件结构的方法400中的过程。根据一些实施例，方法400用于清洁和/或成形纳米线晶体管中的纳米线。用于形成和成形一个或多个晶体管的纳米线的技术可以包括覆盖沉积技术、替换鳍状物技术和/或按照本公开将清楚的任何其他合适的技术。
在一个实施例中，方法400从提供405待处理的半导体结构开始。在一个实施例中，半导体结构是纳米线晶体管结构，其中纳米线的主体部分被暴露以用于释放后处理。例如，晶体管结构是具有连接到沟道区的相对侧上的源极区和漏极区之间并在其间延伸的纳米线沟道区的半导体材料的鳍状物。沟道区包括在源极区和漏极区之间延伸的一个或多个纳米线。每个纳米线包括在连接到相应的源极区和漏极区的纳米线端部之间的暴露的纳米线主体部分。栅极间隔体形成在纳米线端部上并与源极和漏极区接触。栅极间隔体被配置为在释放后处理期间保护源极和漏极区。在一些实施例中，提供405半导体结构包括一个或多个过程以到达纳米线晶体管结构。在一个这样的实施例中，从基部或衬底处理纳米线晶体管结构。以下在过程406-416中讨论这种处理的示例。
图5示出了用于提供405如上所述的纳米线晶体管结构的一个示例过程流中所包括的过程。尽管在形成纳米线FinFET晶体管的上下文中描述了该示例中的过程，但是可以使用其他的纳米线结构，包括平面纳米线晶体管配置、垂直纳米线结构以及诸如此类。
在一个实施例中，过程405从提供406半导体基部开始。基部可包括任何合适的材料，仅举几个例子，诸如包括硅（Si）、锗（Ge）、碳（C）、锡（Sn）、磷（P）、硼（B）、砷（As）、锑（Sb）、铟（In）和镓（Ga）中的至少一个的单晶半导体材料。在一些实施例中，基部是体硅，诸如单晶硅。在其他实施例中，基部可以是任何半导体材料，仅举几个例子，包括硅、碳化硅（SiC）、氮化镓（GaN）和砷化镓（GaAs）。在一些实施例中，可以从III-V材料和IV族材料选择基部。此外，基部可以包括在衬底上沉积或生长的半导体层，诸如在蓝宝石衬底上外延生长的碳化硅层。在其他实施例中，基部可以是体半导体材料，诸如从梨形人造宝石（boule）或其他体半导体材料片下来的晶片。
在一些实施例中，基部可以包括绝缘体上的硅Si（SOI）结构，其中绝缘体/电介质材料（例如氧化物材料，诸如二氧化硅）夹在两个Si层之间（例如在掩埋的氧化物中（BOX）结构中），或其中顶层包括Si的任何其他合适的开始衬底。在一些实施例中，例如，基部可以掺杂有任何合适的n型和/或p型掺杂剂，掺杂剂浓度在1E16至1E22原子每立方cm的范围中。例如，硅基部可以是使用合适的受体（acceptor）（例如硼）掺杂的p型或者使用合适的施主（donor）（例如磷、砷）掺杂的n型，具有至少1E16原子每立方cm的掺杂浓度。然而，在一些实施例中，基部例如可以是未掺杂的/本征的或相对最小掺杂（诸如包括小于1E16原子每立方cm的掺杂剂浓度）。在一些实施例中，基部是基本上由Si组成的硅衬底。在其他实施例中，基部可以主要包括Si，但也可以包括其他材料（例如给定浓度的掺杂剂）。而且注意，基部材料可以包括相对高质量的或器件质量的单晶Si或提供合适的模板或晶种（seeding）表面的其他材料，由此可以形成其他单晶半导体材料特征和层。因此，除非另有明确说明，否则本文所述的基部不旨在仅被限制为仅包括Si的基部。
在一些实施例中，如按照本公开将清楚的，基部可以具有由Miller指数（100）、（110）或（111）或其等同物描述的结晶取向。尽管为了便于说明，将该示例实施例中的基部示出为具有与图中的其他层的厚度类似的厚度（在Y轴方向上的尺寸），但是基部可以比其他层相对厚得多，诸如例如具有1至950微米的范围中（或20至800微米的子范围中）的厚度，或按照本公开将清楚的任何其他合适的厚度或厚度的范围。在一些实施例中，基部可以包括多层结构，该多层结构包括两个或更多不同的层，所述两个或更多不同的层可以或可以不在组成上不同。在一些实施例中，基部可包括贯穿材料的至少一部分的一个或多个材料浓度的分级（例如增加和/或减少）。在一些实施例中，取决于最终用途或目标应用，基部可以用于一个或多个其他IC器件，诸如各种二极管（例如发光二极管（LED）或激光二极管）、各种晶体管（例如MOSFET或TFET）、各种电容器（例如MOSCAP）、各种微机电系统（MEMS）、各种纳机电系统（NEMS）、各种射频（RF）设备、各种传感器或任何其他合适的半导体或IC器件。因此，在一些实施例中，本文描述的结构可以包括在片上系统（SoC）应用中，如按照本公开将清楚的那样。
根据一些实施例，过程405继续在基部上形成408牺牲材料和沟道材料的交替的层。在一个实施例中，牺牲层直接形成在基部上，之后是沟道材料，并且之后是牺牲材料和沟道材料的附加层对，并且最后跟着是牺牲材料的顶层。例如，基部上的第一（底部）层是牺牲材料，并且最后（顶部）层也是牺牲材料，从而在牺牲材料的层之间提供沟道材料的层。在一个示例实施例中，基部是体硅（Si），牺牲材料是硅锗（SiGe），并且沟道材料是掺杂有合适掺杂剂和浓度的硅。在另一个示例中，基部是石墨烯，牺牲材料是镓，并且沟道材料是砷化镓（GaAs）。如应当理解的，也可以使用其他材料组合。
可以使用任何合适的处理来形成牺牲材料或沟道材料的每层，任何合适的处理诸如一个或多个沉积或外延生长过程，如按照本公开将清楚的。在一个实施例中，可以使用逐层外延生长来形成牺牲材料和沟道材料的交替层，其中随后可以去除牺牲材料以释放沟道材料的纳米线。例如，在一个示例实施例中，给定沟道层可以包括IV族和III-V族半导体材料的交替层，其中IV族或III-V族材料是牺牲性的，以使能一个或多个纳米线的形成。在一些实施例中，沟道材料的给定层例如可以包括在5 nm至50 nm的范围内（或者在5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20-30和30-40 nm的子范围内）的垂直沟道高度（Y轴方向上的尺寸）和/或至多50、40、30、25、20、15或10 nm的最大垂直厚度。按照本公开，其他合适的材料和沟道高度要求或阈值将是清楚的。
在一些实施例中，可以在衬底的不同区域上形成多个不同的沟道材料，诸如例如用于CMOS应用。例如，第一沟道材料可以形成在衬底的第一区域上以用于一个或多个p沟道晶体管器件（例如一个或多个PMOS器件），并且第二沟道材料可以形成在衬底200的第二区域上以用于一个或多个n沟道晶体管器件（例如一个或多个 NMOS器件）。通过选择子鳍状物材料以具有所需特性，可以生长多个不同的沟道材料。例如，在一些这样的实施例中，第一沟道材料可以包括n型III-V族或IV族材料，并且第二沟道材料可以包括p型III-V族或IV族材料。
在采用多种不同沟道材料的一些实施例中，第一沟道材料可包括IV族半导体材料（例如Si、SiGe、Ge等），并且第二沟道材料可包括III-V族半导体材料（例如GaAs、InGaAs、InP等）。通常，给定的沟道材料可包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在珠状鳍状物晶体管配置中，沟道区可以包括IV族半导体材料（例如用于较宽或较窄部分）和III-V族半导体材料（例如用于其他较宽或较窄部分）。注意，可以使用任何合适的技术来形成任何数量的组成不同的沟道材料而形成多种不同的沟道材料，任何合适的技术诸如根据需要施加遮掩（masking）、沉积和去除掩模。按照本公开将清楚许多不同的沟道材料配置和变型。
根据一个实施例，过程405以限定410鳍状物而继续。例如，每个鳍状物具有基部材料的子鳍状物部分和牺牲材料和沟道材料的交替层的上鳍状物部分。例如，在过程408中在基部上形成覆盖材料层的实施例中，对待处理410成鳍状物的区域进行遮蔽，之后蚀刻周围区域以限定出一个或多个鳍状物。例如，各向异性蚀刻基本垂直地通过上鳍状物部分进行，以限定相邻鳍状物之间的隔离沟槽。在一些实施例中，蚀刻处理进行到基部中以限定鳍状物，该鳍状物包括基部材料的子鳍状物部分和牺牲材料和沟道材料的交替层的上鳍状物部分。在一些实施例中，蚀刻过程限定了从基部垂直向上延伸的平行鳍状物的组。在其他实施例中，蚀刻限定了具有H形状的平面或三维晶体管结构，其中沟道区域对应于在由H的垂直条表示的源极和漏极区之间延伸的梁（beam）。
在其他实施例中，例如，通过在沟槽中生长或沉积，在基部上形成牺牲材料和沟道材料的交替层。例如，沟槽是限定在绝缘材料层中的纵横比俘获（aspect ratio trapping）沟槽（“ART”沟槽），例如通过热氧化或通过使用上述技术中合适的一种进行沉积形成的二氧化硅（SiO2）。然后对绝缘材料进行图案化和蚀刻，以限定延伸到衬底或其他材料层的沟槽。可以在沟槽的下部中直接在衬底上形成基部材料，然后是牺牲材料和沟道材料的交替层。绝缘材料可以凹陷以暴露鳍状物的全部或部分。在一些实施例中，绝缘材料凹陷到子鳍状物的顶部（即基部材料），以仅暴露鳍状物的上部中的牺牲材料和沟道材料的层堆叠。在其他实施例中，绝缘材料完全凹陷以暴露整个子鳍状物，或凹陷到牺牲材料的第一层下方的水平以暴露子鳍状物的一部分。按照本公开，许多变型和实施例将是清楚的。
在其他实施例中，可以使用基于替换鳍状物的方法来执行限定410鳍状物。在一个实施例中，基于替换鳍状物的方法包括在基部中形成鳍状物，例如通过图案化和蚀刻体半导体材料。在那些鳍状物周围形成浅沟槽隔离（STI）材料，然后使原生到衬底（native-to-substrate）的鳍状物凹陷以在STI材料中限定鳍状物形状的沟槽。然后可以在鳍状物形状的沟槽中形成子鳍状物材料以及牺牲材料和沟道材料的交替层。在一个实施例中，替换鳍状物方法以去除STI材料并在子鳍状物之间的基部上形成绝缘材料继续，使交替的牺牲材料和沟道材料的层堆叠暴露。
在一些实施例中，子鳍状物是IV族半导体材料，诸如单个晶体硅或锗。在其他实施例中，子鳍状物材料是III-V族半导体材料，仅举几个例子，例如GaAs、InGaAs、AlGaAs或AlAs。在一些实施例中，子鳍状物材料可以掺杂有或可以不掺杂有合适的掺杂剂（例如硼、磷和/或砷）。在掺杂子鳍状物材料的实施例中，例如它可以是n型掺杂（例如用磷或砷）或p型掺杂（例如用硼），掺杂剂浓度在1E16到1E22原子每立方cm的范围内。在一些实施例中，子鳍状物可以具有多层结构，该多层结构包括两个或更多不同的层（可以或可以不在组成上不同）。在一些实施例中，子鳍状物可以包括贯穿子鳍状物材料的至少一部分的一个或多个材料浓度的分级（例如增加和/或减少）。
在一些实施例中，例如，每个鳍状物可包括在20-500 nm的范围内（或在20-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500 nm的子范围内）的垂直鳍状物高度（Y轴方向上的尺寸）和/或至多500、450、400、350、300、250、200、150、100或50 nm的最大垂直鳍状物高度。在一些实施例中，例如，每个鳍状物可以包括在2-50 nm的范围内（或者在2-5、2-10、5-10、5-20、5-30、5-50、10-20、10-30、10-50、20-30、20-50或30-50 nm的子范围内）的水平鳍状物宽度（X轴方向上的尺寸）和/或至多50、30、20、10或5 nm的最大水平鳍状物宽度。在一些实施例中，如按照本公开将清楚的，鳍状物高度与鳍状物宽度的比可以大于1，例如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20，或大于任何其他合适的阈值比。按照本公开，其他合适的材料和厚度值/范围/阈值将是清楚的。
在一些实施例中，相对于（例如源极和漏极区的）覆盖的上鳍状物材料可以相反类型地掺杂基部或子鳍状物材料，以提供隧道二极管配置来帮助减少或消除寄生泄漏（例如阈值下（subthreshold）的泄漏）。例如，在一些实施例中，如果覆盖材料是n型掺杂的，则子鳍状物材料可以是有意p型掺杂的（例如至少1E16、5E16、1E17、5E17、1E18、5E18或1E19原子每立方cm的掺杂浓度），反之亦然。
方法400以在鳍状物的沟道区上形成412伪栅极结构而继续。在一个实施例中，该过程可以包括沉积伪栅极氧化物，沉积伪栅极电极（例如多晶硅），以及可选地沉积和图案化硬掩模。沿着伪栅极电极的相对侧形成栅极间隔体。例如，如将理解的那样，栅极间隔体包括氮化硅（Si3N4）或其他合适的材料。
根据本公开的实施例，过程405以使用任何合适的技术处理414源极/漏极区而继续。例如，可以通过蚀刻鳍状物的暴露的源极和漏极部分的至少一部分以去除层堆叠，并使用任何合适的技术形成替换源极和漏极材料来处理414源极和漏极区，所述任何合适的技术诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积（ALD）、气相外延（VPE）、分子束外延（MBE）或液相外延（LPE）。在一些实施例中，不需要完全去除鳍状物的暴露的源极/漏极区；代之以，例如，通过用源极/漏极材料或其他合适的处理掺杂、注入和/或包覆（cladding）将源极/漏极区处的层堆叠中的材料转换成最终的源极/漏极区。
在一些实施例中，源极和漏极区可以一次形成一个极性，诸如对n型和p型区之一执行处理，并且然后对n型和p型区中的另一个执行处理。在一些实施例中，源极和漏极区可以包括任何合适的掺杂方案，例如包括合适的n型和/或p型掺杂剂（例如在1E16至1E22原子每立方cm的浓度范围中）。然而，在一些实施例中，例如，至少一个源极或漏极区可以是未掺杂的/本征的或相对最小掺杂的，诸如包括小于1E16原子每立方cm的掺杂剂浓度。
过程405以在沟道区域中释放416纳米线而继续。过程416可以从去除栅极间隔体之间的伪栅极电极以暴露鳍状物的沟道区开始。例如，如将理解的，可以使用湿法蚀刻过程（例如硝酸/氢氟酸）、各向异性干法蚀刻或其他合适的蚀刻过程来去除多晶硅伪栅极电极。在该处理阶段，沟道材料和牺牲材料的交替层的层堆叠在沟道区域中暴露。沟道区在源极区和漏极区之间延伸并与之接触，其中层堆叠的端部由栅极间隔体保护。然后，根据一些实施例，可以通过蚀刻处理去除层堆叠中的牺牲材料。
可以使用任何合适的湿法或干法蚀刻过程来蚀刻牺牲材料，使得蚀刻过程选择性地去除牺牲材料并使沟道材料保持完整。在一个实施例中，牺牲材料是硅锗（SiGe）并且沟道材料是电子级硅（Si）。例如，使用氧化剂和氢氟酸（HF）的气相蚀刻已经显示出选择性地蚀刻SiGe/Si层堆叠中的SiGe。在另一个实施例中，使用气相三氟化氯（ClF3）蚀刻来去除牺牲SiGe材料。如将理解的，可以基于锗浓度、纳米线尺寸和其他因素来选择蚀刻化学。在去除SiGe牺牲材料之后，所得到的沟道区包括在鳍状物的源极和漏极区之间延伸的硅纳米线，其中纳米线（例如硅）的端部接触源极和漏极结构并且至少部分地受到栅极间隔体的保护。在一些实施例中，纳米线在该处理阶段具有矩形横截面形状。例如，横截面形状是正方形、矩形（例如纳米带）或梯形。
在提供405待处理的半导体结构之后，所述待处理的半导体结构诸如是准备用于释放后处理的纳米线晶体管结构，方法400以在半导体结构上形成420薄膜或表面层的一个或多个周期而继续，之后去除425表面层。根据一些实施例，过程420和425可统称为清洁422半导体结构，因为该周期对于从半导体结构的表面去除残留材料而言是有效的。当半导体结构是纳米线晶体管结构的纳米线主体部分时，例如，清洁422纳米线主体部分对于除了使纳米线成形和平滑之外的去除痕量杂质而言是有用的。可以执行一个或多个清洁422周期，包括两个、三个、四个、五个或更多清洁周期。在一些实施例中，三个清洁422周期足以从硅纳米线释放蚀刻留下的硅去除痕量SiGe。清洁422已显示出改进表面性质以及改进硅纳米线的几何一致性。
在一个实施例中，表面层具有不大于、不大于、不大于、或不大于的厚度。例如，表面层是以合适的氧化过程在硅上形成的氧化物。在另一个示例中，表面层是在镓上形成的氧化物。在又一个示例中，表面层是例如在硅或镓上形成的氮化物。通常，可以用IV族或III/V族半导体材料执行清洁422半导体结构。半导体结构和任何表面层组合物的任何材料是可接受的，如果可以使用合适的蚀刻过程容易地去除表面层的话。
通常用半导体结构的分子部分地形成表面层，诸如衬底或纳米线主体部分的前几个分子层。例如，硅纳米线形成二氧化硅表面层，其消耗硅的一个或多个原子层。去除425表面层（例如SiO2）去除半导体材料的一个或多个原子层（例如纳米线的Si）。因此，可以去除嵌入纳米线的表面中或附着到纳米线的表面的杂质或残留材料。另外，由于氧化通常是各向同性的过程，所以半导体结构上的拐角、点、突起和类似特征趋于圆化或平滑。这样，与未经受清洁422过程的纳米线相比，清洁422半导体结构已经显示出对于产生具有圆形轮廓、减小的周界长度/周长和/或更平滑表面的纳米线是有效的。
可以使用各种合适的方法论之一来执行形成420氧化物表面层。例如，通过在晶片上旋转臭氧（O3）水（aqueous zone）溶液、过氧化氢溶液或其他液体氧化剂来执行原位氧化。例如，在硅上，氧化处理形成420氧化硅薄膜，其厚度约是。可以用氢氟酸（HF）去除425氧化硅，其是在硅上的自终止蚀刻过程。换句话说，HF蚀刻去除SiOx的层而不进一步影响下面的硅。可以使用其他程序来去除氧化物或其他表面层，诸如使用硫酸或硝酸的湿法蚀刻。在一些实施例中，回蚀刻包括采取预防措施以防止酸（例如HNO3）攻击纳米线主体部分的硅。如将理解的，一种这样的预防措施的示例是将氧化的纳米线暴露于蚀刻化学物质不超过去除氧化物层所需的时间。
在另一个实施例中，使用非原位氧化过程执行形成420表面层。例如，通过使用UV活化的臭氧等离子体或其他气相氧化过程沉积薄膜氧化物层来执行形成420氧化物表面层。在一些实施例中，对所得的薄膜氧化物进行退火以将氧扩散到硅材料中。这种气相处理的可能的优点是氧化可以成功的，其沿着结构的所有暴露面具有一致的速率。例如，臭氧等离子体可以氧化位于狭窄间隙中的面，由于过于粘，位于狭窄间隙中的面可能对于水溶液而言不可接近。气相氧化的另一个可能的优点是这种过程已经显示出可以在去除与氮化物分子结合的锗中更有效。气相氧化的另一个可能的优点是在一些情况下它可以比湿法化学更可控。例如，可以通过调整等离子体中的臭氧浓度来调谐氧化速率（rate）。在一些这样的实施例中，形成420表面层（例如氧化物）是可调谐的过程，其中选择臭氧的浓度以提供在半导体结构上的氧化物表面层的所需的氧化速率或厚度。
在另一实施例中，通过在硅纳米线上形成氮化硅（Si3N4）表面层来执行形成420表面层。例如，将硅暴露于在从1300-1400℃的温度的氮环境以形成Si3N4或组成变体（例如SixNy）的表面层。Si3N4的表面层也可以通过气相沉积形成。其他合适的过程或过程的组合也可用于形成氮化物表面层，包括CVD沉积或其他合适的过程。可以使用湿法化学蚀刻（例如暴露于氢氟酸或热硫酸）或选择性气相蚀刻（例如涉及氟源）来去除425氮化硅表面层。
在形成420表面层之后，随后使用回蚀刻过程去除425表面层（例如氧化物）。在一个实施例中，氧化和回蚀刻的每个周期从硅的纳米线主体部分去除大约的材料。可以使用任何合适的湿法或干法蚀刻过程来执行去除425表面层。在表面层是二氧化硅的实施例中，例如，液体氢氟酸（HF）或无水HF可以有效地去除氧化物层。在表面层是氧化镓（iii）（Ga2O3）的实施例中，例如，可以使用湿法或干法HF蚀刻、氯基干法蚀刻或湿法盐酸蚀刻。其他湿法或干法蚀刻过程是可接受的，这取决于半导体结构的材料（例如硅、镓、碳化硅）和表面层的组成（例如氧化物、氮化物等）。
实验已经表明，每个清洁422周期对于从Si去除痕量或残留量的SiGe可以是有效的。清洁422周期对于去除在SiGe释放蚀刻过程（例如，ClF3）期间基本上不受影响（即不能被去除或难以去除）的量的Si上存在的痕量SiGe特别有用。期望去除痕量SiGe，因为SiGe可导致电荷累积、泄漏和/或表面降级，这降低了纳米线晶体管的性能。已经发现如上所述清洁422 Si纳米线或其他硅结构对于将残留的SiGe去除至低于使用TEM技术可检测的水平的水平（即低于）。是有用的。实验还表明，清洁422的三个周期对于去除低于TEM检测极限的残留SiGe是有效的。 实验进一步表明，去除牺牲SiGe的40-70秒的气相ClF3等离子体蚀刻，加上清洁422的三个周期可以有效地将SiGe从硅衬底去除到低于利用TEM可检测的水平。除了清洁422纳米线之外，形成420表面层并去除425表面层可用于清洁和/或成形其他半导体结构。
可选地，方法400包括退火426（一个或多个）纳米线以使硅（或其他材料）回流，从而在纳米线的表面上使拐角变圆和/或使突起平滑。例如，可以使用高温退火过程，有时称为快速热退火（RTA）。这种处理具有足以引起硅（或其他）材料的回流的温度和时间长度。
在清洁422纳米线或其他半导体结构之后，方法400以完成428晶体管而继续。在一个实施例中，根据一些实施例，完成428晶体管可以从处理430最终栅极堆叠开始。在该示例实施例中，使用后栅极（gate-last）制造流程形成栅极堆叠，其可以被认为是替换栅极或替换金属栅极（RMG）过程。在利用纳米线沟道结构的实施例中，栅极堆叠可以基本上（或完全）围绕每个纳米线主体部分，例如围绕每个纳米线主体的至少80、85、90、95％或更多。处理430最终栅极堆叠包括在沟道区中的暴露的纳米线主体上沉积栅极电介质，随后形成与栅极电介质接触的栅极电极。可以使用任何合适的技术，包括例如旋涂或CVD沉积。栅极电介质可以包括例如任何合适的氧化物（诸如二氧化硅）、高k电介质材料和/或任何其他合适的材料，如按照本公开将清楚的那样。高k电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、铝酸镧、氧化锆、硅酸锆、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物（lead scandium tantalum oxide）和铌锌酸铅，以提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质退火以改进其质量。栅极电极例如可以包括各式各样的材料，诸如多晶硅或各种合适的金属或金属合金，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。
在一些实施例中，栅极电介质和/或栅极电极可包括例如两个或更多金属层的多层结构。例如，在一些实施例中，例如，可以采用多层栅极电介质来提供从沟道区到栅极电极的更平缓的电转变。在一些实施例中，栅极电介质和/或栅极电极可以包括在（一个或多个）特征的至少一部分中对一个或多个材料的含量或浓度的分级（例如增加和/或减少）。在一些实施例中，一个或多个附加层也可以存在于最终栅极堆叠中，诸如一个或多个相对高或低的功函数层和/或其他合适的层。注意，栅极电介质还可以用于在纳米线主体的一侧或两侧上形成替换栅极间隔体，使得栅极电介质例如在栅极电极和一个或两个栅极间隔体之间。按照本公开，许多不同的栅极堆叠配置将是清楚的。
方法400以形成435源极/漏极接触而继续。在一些实施例中，可以使用任何合适的技术形成435源极和漏极接触，诸如在相应的源极/漏极区之上的ILD层中形成接触沟槽，并且然后在沟槽中沉积金属或金属合金（或其他合适的导电材料）。在一些实施例中，形成435源极/漏极接触可包括例如硅化、锗化（germanidation）、III-V-化和/或退火过程。在一些实施例中，源极和漏极接触可以包括铝或钨，但是例如可以使用任何合适的导电金属或合金，诸如银、镍-铂或镍-铝。在一些实施例中，源极和漏极接触中的一个或多个例如可包括电阻减小金属和接触插塞金属，或仅包括接触插塞。示例接触电阻减小金属包括例如镍、铝、钛、金、金-锗、镍-铂、镍铝和/或其他这样的电阻减小金属或合金。示例接触插塞金属包括例如铝、铜、镍、铂、钛或钨或其合金，但是可以使用任何合适的导电接触金属或合金。在一些实施例中，如果如此需要，附加层可以存在于源极和漏极接触区域中，诸如粘附层（例如氮化钛）和/或衬垫或阻挡层（例如氮化钽）。在一些实施例中，接触电阻减小层可以例如存在于给定的源极或漏极区与其对应的源极或漏极接触之间，诸如相对高掺杂的（例如，具有大于1E18、1E19、1E20、1E21或1E22原子每立方cm的掺杂剂浓度）居间半导体材料层。在一些这样的实施例中，接触电阻减小层例如可以包括基于所包括的材料和/或相应的源极或漏极区的掺杂剂浓度的半导体材料和/或杂质掺杂剂。
根据一些实施例，方法400根据需要以完成440通用集成电路（IC）而继续。完成IC的这种附加处理例如可以包括后端或线后端（back-end-of-line）（BEOL）处理以形成一个或多个金属化层和/或以互连所形成的晶体管器件。可以执行任何其他合适的处理，如按照本公开将清楚的那样。注意，为了便于描述，方法400中的过程以特定顺序示出。然而，根据一些实施例，过程中一个或多个可以以不同的顺序执行或者可以根本不执行（并且因此是可选的）。例如，在一些实施例中，过程406-416中的一些或全部可以是可选的。按照本公开，关于方法400和本文描述的技术的许多变型将是清楚的。
示例系统
图6图示了根据本公开的一些实施例的利用使用本文公开的技术形成的集成电路结构和/或晶体管器件实现的计算系统100。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括多个部件，所述多个部件包括但不限于处理器1004和至少一个通信芯片1006，其中每一个可以物理和电地耦合到母板1002，或者通过其他方式集成在其中。如将理解的，母板1002例如可以是任何印刷电路板，不管是主板、安装在主板上的子板或者系统1000仅有的板等等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，所述其他部件可以或者可以不物理和电地耦合到母板1002。这些其他部件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储设备（诸如硬盘驱动器、压缩盘（CD）、数字通用盘（DVD）以及诸如此类）。包括在计算系统1000中的部件中的任何部件可以包括使用根据示例实施例的所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，比如，应注意，通信芯片1006可以是处理器1004的一部分或者通过其他方式被集成到处理器1004中。
通信芯片1006使能用于向和从计算系统1000传送数据的无线通信。术语"无线"及其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经调制的电磁辐射经由非固态介质来传送数据。该术语没有暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片1006可以实现多个无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及被指定为3G、4G、5G和以后的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长程无线通信。
计算系统1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括使用所公开的技术形成的一个或多个集成电路结构或器件而实现的板载电路，如本文中不同地描述的那样。术语"处理器"可以指代例如处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1006也可以包括被封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，该通信芯片的集成电路管芯包括使用所公开的技术形成的一个或多个集成电路结构或器件，如本文中不同地描述的那样。如按照本公开将认识到的，应当注意，多标准无线能力可以被直接集成到处理器1004中（例如其中任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。还应当注意的是，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任意数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实现中，计算系统1000可以是膝上型计算机、上网本计算机、笔记本计算机、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录器，或者处理数据或采用使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子设备。注意，对计算系统的引用旨在包括被配置用于计算或处理信息的计算设备、装置和其他结构。
另外的示例实施例
下面的示例涉及另外的实施例，根据所述另外的实施例，许多排列和配置将是清楚的。
示例1是一种半导体结构，包括包含半导体材料的主体；
环绕主体的栅极结构，栅极结构包括栅极电极和主体与栅极电极之间的栅极电介质；以及源极区和漏极区，主体在源极区和漏极区之间；其中，主体在栅极电介质下方具有第一横截面形状，并且在其他地方具有第二横截面形状，第一横截面形状具有比第二横截面形状更圆的拐角。
示例2包括示例1的主题，栅极结构还包括与第二横截面形状接触的第一栅极间隔体和与第二横截面形状接触的第二栅极间隔体。
示例3包括示例1或2的主题，其中第一横截面形状是圆形或椭圆形，并且第二横截面形状是更正方形、矩形或梯形。
示例4包括示例1-3中任一项的主题，其中所述主体包括纳米线，所述纳米线具有由最小外接圆限定的外部大小和由最大内切圆限定的内部大小，其中针对第二横截面形状的外部大小和内部大小之间的差大于针对第一横截面形状的外部大小和内部大小之间的差。
示例5包括示例1-4中任一项的主题，其中源极区和漏极区在组成上与主体不同。
示例6包括示例1-5中任一项的主题，其中第一横截面形状具有第一垂直高度，第二横截面形状具有第二垂直高度，并且第一垂直高度与第二垂直高度的比不大于0.9。
示例7包括示例1-5中任一项的主题，其中第一横截面形状具有第一周界长度，第二横截面形状具有第二周界长度，并且第一周界长度与第二周界长度的比不大于0.9。
示例8包括示例1-7中任一项的主题，其中第一横截面形状选自圆形、椭圆形或具有圆角的矩形，并且其中第二横截面形状选自矩形、正方形或梯形，矩形、正方形或梯形具有不如第一横截面形状的拐角圆的拐角。
示例9包括示例1-8中任一项的主题，其中所述主体是第一主体，所述结构还包括一个或多个附加主体，所述第一主体和附加主体中的每一个是纳米线或纳米带，每个主体在栅极电介质下具有第一横截面形状，其中第一横截面形状的周界长度在第一主体和任何附加主体之间相差不多于1.0 nm。
示例10包括示例9的主题，其中第一横截面形状的周界长度小于40 nm。
示例11包括示例10的主题，其中第一横截面形状的周界长度小于30 nm。
示例12包括示例9的主题，其中第一和附加主体的第一横截面形状的平均周界长度具有不大于1.0 nm的标准偏差。
示例13包括示例12的主题，其中标准偏差不大于0.5 nm。
示例14包括示例1-13中任一项的主题，其中具有第二横截面形状的主体的部分具有表面粗糙度，所述表面粗糙度大于具有第一横截面形状的主体的部分的表面粗糙度。
示例15包括示例1-14中任一项的主题，其中具有第一横截面区域的主体的部分基本上由硅组成，并且具有第二横截面区域的主体的部分包括硅和锗。
示例16包括示例15的主题，其中具有第一横截面积的主体的部分无锗。
示例17包括示例1-14中任一项的主题，其中具有第一横截面面积的主体的部分基本上由镓组成，并且具有第二横截面面积的主体的部分包括镓和砷。
示例18包括示例17的主题，其中具有第一横截面面积的主体的部分无砷。
示例19包括示例1-18中任一项的主题，其中主体是包括至少三个纳米线的垂直堆叠的部分。
示例20是一种纳米线器件，包括纳米线，所述纳米线包括半导体材料并且具有第一端部、第二端部和第一端部和第二端部之间的主体；第一导电结构，与第一端部接触；第二导电结构，与第二端部接触；以及在主体部分周围的栅极结构，栅极结构包括导电电极和导电电极与主体部分之间的电介质；其中，主体部分具有第一横截面形状，并且第一端部具有与第一横截面形状不同的第二横截面形状。
示例21包括示例20的主题，其中相比于第二横截面形状，第一横截面形状更圆并且具有更小的周界长度。
示例22包括示例20的主题，其中第一导电结构和第二导电结构中的至少一个包括半导体材料和金属。
示例23包括示例21的主题，其中第一导电结构和第二导电结构中的至少一个包括金属。
示例24包括示例20-22中任一项的主题，其中纳米线的半导体材料包括硅。
示例25包括示例20-24中任一项的主题，栅极结构还包括：围绕第一端部和第二端部的第一栅极间隔体。
示例26包括示例20-25中任一项的主题，其中第一横截面形状是圆形或椭圆形，并且第二横截面形状是更正方形、矩形或梯形的。
示例27包括示例20-26中任一项的主题，其中纳米线具有由最小外接圆限定的外部大小和由最大内切圆限定的内部大小，其中针对第二横截面形状的外部大小和内部大小之间的差大于针对第一横截面形状的外部大小和内部大小之间的差。
示例28包括示例20-27中任一项的主题，其中第一导电结构是源极，并且第二导电结构是漏极。
示例29包括示例20-28中任一项的主题，其中第一横截面形状具有第一垂直高度，第二横截面形状具有第二垂直高度，并且第一垂直高度与第二垂直高度的比不大于0.9。
示例30包括示例20-29中任一项的主题，其中第一横截面形状具有第一周界长度，第二横截面形状具有第二周界长度，并且第一周界长度与第二个周界长度的比不大于0.9。
示例31包括示例20-25中任一项的主题，其中第一横截面形状选自圆形、椭圆形或具有圆拐角的矩形，并且其中第二横截面形状选自矩形、正方形或梯形，并且第一横截面形状比第二横截面形状更圆。
示例32包括示例20-31中任一项的主题，其中纳米线是第一纳米线，该结构还包括第二纳米线，第二纳米线在栅极电介质下具有第一横截面形状，并且其中第一主体横截面的周界长度与第二主体横截面的周界长度不同不多于0.5 nm。
示例33包括示例20-32中任一项的主题，其中第一横截面形状的周界长度小于40nm。
示例34包括示例33的主题，其中第一横截面形状的周界长度小于30 nm。
示例35包括示例20-31中任一项的主题，其中纳米线是第一纳米线，该结构还包括一个或多个附加纳米线，每个纳米线在栅极电介质下具有第一横截面形状，其中第一和附加纳米线的主体的平均周长具有不大于1.0 nm的标准偏差。
示例36包括示例35的主题，其中标准偏差不大于0.5 nm。
示例37包括示例20-36中任一项的主题，其中第一端部和/或第二端部具有大于主体的表面粗糙度的表面粗糙度。
示例38包括示例20-36中任一项的主题，其中所述主体基本上由硅组成，并且第一端部和/或第二端部包括硅和锗。
示例39包括示例38的主题，其中所述主体无锗。
示例40包括示例20-36中任一项的主题，其中所述主体基本上由镓组成，并且所述第一和/或第二端部包括镓和砷。
示例41包括示例40的主题，其中所述主体的部分无砷。
示例42包括示例20-41中任一项的主题，其中主体是包括至少三个纳米线的垂直堆叠的部分。
示例43包括示例20-41中任一项的主题，其中纳米线器件是3-D晶体管。
示例44包括示例20-41中任一项的主题，其中纳米线器件是全环绕栅极晶体管。
示例45包括示例20-41中任一项的主题，其中纳米线器件是欧米伽（omega）-FET。
示例46包括示例20-41中任一项的主题，其中纳米线器件是平面晶体管。
示例47是一种纳米线晶体管结构，其包括半导体材料的第一区的；半导体材料的第二区；一个或多个纳米线，在与第一区接触的第一端部和与第二区接触的第二端部之间延伸；以及栅极结构，在第一端部和第二端部之间围绕纳米线主体，栅极结构包括栅极电极和栅极电极与主体之间的电介质；其中所述纳米线的主体具有第一横截面形状，并且所述第一端部具有第二横截面形状，所述第一横截面形状与所述第二横截面形状相比更圆并且具有更小的周长。
示例48包括示例47的主题，还包括在半导体材料的第一区上的源极接触和在半导体材料的第二区上的漏极接触。
示例49包括示例47或48中任一项的主题，其中，栅极结构是第一栅极结构，纳米线晶体管结构还包括围绕主体并且通过电介质与第一栅极结构隔离的第二栅极结构。
示例50包括示例47-49中任一项的主题，其中所述一个或多个纳米线包括IV族半导体或III-V族半导体。
示例51包括示例47-50中任一项的主题，栅极结构还包括围绕第一端部和第二端部的第一栅极间隔体。
示例52包括示例47-51中任一项的主题，其中第一横截面形状是圆形或椭圆形，并且第二横截面形状是更正方形、矩形或梯形。
示例53包括示例47-52中任一项的主题，其中纳米线具有由最小外接圆限定的外部大小和由最大内切圆限定的内部大小，其中针对第二横截面形状的外部大小和内部大小之间的差大于针对第一横截面形状的外部大小和内部大小之间的差。
示例54包括示例47-53中任一项的主题，其中第一导电结构是源极，并且第二导电结构是漏极。
示例55包括示例47-54中任一项的主题，其中第一横截面形状具有第一垂直高度，第二横截面形状具有第二垂直高度，并且第一垂直高度与第二垂直高度的比不大于0.9。
示例56包括示例47-55中任一项的主题，其中第一横截面形状具有第一周界长度，第二横截面形状具有第二周界长度，并且第一周界长度与第二个周界长度的比不大于0.9。
示例57包括示例47-56中任一项的主题，其中第一横截面形状选自圆形、椭圆形或具有圆拐角的矩形，并且其中第二横截面形状选自矩形、正方形或梯形，矩形、正方形、第一横截面形状比第二横截面形状更圆。
示例58包括示例47-57中任一项的主题，其中纳米线是第一纳米线，该结构还包括第二纳米线，第二纳米线在栅极电介质下具有第一横截面形状，并且其中第一主体横截面的周界长度与第二主体横截面的周界长度不同不多于0.5 nm。
示例59包括示例47-58中任一项的主题，其中第一主体横截面的周界长度小于40nm。
示例60包括示例59的主题，其中第一主体横截面的周界长度小于30 nm。
示例61包括示例47-60中任一项的主题，其中纳米线是第一纳米线，该结构还包括一个或多个附加纳米线，每个纳米线在栅极电介质下具有第一横截面形状，其中第一和附加纳米线的主体的平均周长具有不大于1.0 nm的标准偏差。
示例62包括示例61的主题，其中标准偏差不大于0.5 nm。
示例63包括示例47-62中任一项的主题，其中第一端部和/或第二端部具有大于主体的表面粗糙度的表面粗糙度。
示例64包括示例47-63中任一项的主题，其中所述主体基本上由硅组成，并且第一端部和/或第二端部包括硅和锗。
示例65包括示例64的主题，其中所述主体无锗。
示例66包括示例47-63中任一项的主题，其中所述主体基本上由镓组成，并且所述第一和/或第二端部包括镓和砷。
示例67包括示例66的主题，其中所述主体的部分无砷。
示例68包括示例47-67中任一项的主题，其中主体是包括至少三个纳米线的垂直堆叠的部分。
示例69是一种使纳米线结构成形的方法，该方法包括提供包括半导体材料的纳米线，所述半导体材料具有在第一端部和第二端部之间的主体；在主体部分上形成表面层，表面层具有不大于的厚度；从主体去除表面层；并且重复至少一次形成表面层和去除表面层，从而与第一端部和第二端部相比使主体变圆。
示例70包括示例69的主题，其中厚度不大于。
示例71包括示例69或70的主题，其中表面层包括半导体材料的原子层。
示例72包括示例69-71中任一项的主题，其中纳米线基本上由硅组成，并且表面层是氧化硅。
示例73包括示例69-71中任一项的主题，其中纳米线包括硅，并且表面层是氧化物。
示例74包括示例69-73中任一项的主题，其中形成表面层包括原位氧化过程。
示例75包括示例69-73中任一项的主题，其中形成表面层包括非原位氧化过程。
示例76包括示例75的主题，其中非原位氧化过程包括沉积氧化物层和使氧化物层退火。
示例77包括示例69-76中任一项的主题，其中去除表面层包括湿法氢氟酸蚀刻。
示例78包括示例69-76中任一项的主题，其中去除表面层包括无水HF蚀刻。
示例79包括示例69-78中任一项的主题，其中提供纳米线包括在第一端部和第二端部上提供电介质。
示例80包括示例69-79中任一项的主题，其中提供纳米线还包括选择纳米线，该纳米线包括与第一端部接触的源极结构，以及与第二端部接触的漏极结构。
示例81包括示例69-80中任一项的主题，进一步包括使纳米线退火，从而引起暴露的主体部分的回流（re-flow）。
示例82是一种清洁半导体结构的方法，该方法包括提供其上具有牺牲材料层的半导体材料；去除牺牲材料层；并在半导体材料上执行数字蚀刻的至少一个周期。
示例83包括示例82的主题，其中数字蚀刻的周期包括在半导体材料上形成表面层，表面层是用半导体材料形成的化合物（compound）并且具有不大于的厚度，并且从半导体材料去除表面层。
示例84包括示例82或83中任一项的主题，其中半导体材料基本上由硅组成，并且牺牲层包括硅和锗。
示例85包括示例84的主题，其中表面层包括硅和氧。
示例86包括示例82-85中任一项的主题，其中数字蚀刻的至少一个周期包括数字蚀刻的两个或更多周期。
示例87是包括示例1-19中任一项的晶体管结构的集成电路管芯。
示例88包括示例87的主题，其中晶体管结构是包括一个或多个NMOS晶体管和一个或多个PMOS晶体管的多个晶体管中的一个。
示例89是包括示例1-68中任一项的一个或多个半导体结构的集成电路。
示例90包括示例89的主题，并且还包括处理器。
示例91包括示例89的主题，并且还包括存储器结构。
示例92包括示例89-91中任一项的主题，其中，至少一个晶体管结构包括场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍状物式配置、Fin-FET配置、三栅极配置、纳米线配置和纳米带配置中的至少一个。
示例93包括示例87-92中任一项的主题，其中，所述至少一个晶体管包括n沟道晶体管和p沟道晶体管中的至少一个。
示例94包括示例87-93中任一项的主题，还包括互补金属氧化物半导体（CMOS）电路，其包括包括沟道区的第一晶体管和形成在第一层上方的第二晶体管，其中第一和第二晶体管之一是n沟道晶体管，并且第一和第二晶体管中的另一个是p沟道晶体管。
示例95是包括示例89-95中任一项的集成电路的计算系统。
示例96包括示例95的主题，并且还包括通信芯片。
示例97包括示例95或96的主题，并且还包括触摸屏控制器。
示例98包括示例95-97中任一项的主题，还包括动态随机存取存储器。
为了说明和描述的目的已经呈现了示例实施例的前述描述。其不旨是穷举性的或不是要将本公开限制为所公开的精确形式。按照本公开，许多修改和变型是可能的。旨在不由该详细的描述限制，而是由在此所附的权利要求书限制本公开的范围。要求本申请优先权的未来提交的申请可以以不同方式要求保护所公开的主题，并且总体上可以包括如本文中以各种方式公开或以其他方式解释的一个或多个限制的任何集合。

Claims (25)

1.一种半导体结构，包括：
主体，包括半导体材料；
环绕主体的栅极结构，所述栅极结构包括栅极电极和在主体与栅极电极之间的栅极电介质；和
源极区和漏极区，主体在所述源极区和漏极区之间；
其中，主体在栅极电介质下方具有第一横截面形状，并且在其他地方具有第二横截面形状，所述第一横截面形状具有比所述第二横截面形状更圆的拐角。
2.根据权利要求1所述的半导体结构，所述栅极结构还包括：
与第二横截面形状接触的栅极间隔体。
3.根据权利要求1所述的半导体结构，其中第一横截面形状选自圆形、椭圆形或具有圆拐角的矩形，并且其中第二横截面形状选自矩形、正方形或梯形，并且第一横截面形状比第二横截面形状更圆。
4.根据权利要求1所述的半导体结构，其中主体包括纳米线，所述纳米线具有由最小外接圆限定的外部大小和由最大内切圆限定的内部大小，其中针对第二横截面形状的外部大小和内部大小之间的差大于针对第一横截面形状的外部大小和内部大小之间的差。
5.根据权利要求4所述的半导体结构，其中第一横截面形状具有第一垂直高度，第二横截面形状具有第二垂直高度，并且第一垂直高度与第二垂直高度的比不大于0.9。
6.根据权利要求4所述的半导体结构，其中第一横截面形状具有第一周界长度，第二横截面形状具有第二周界长度，并且第一周界长度与第二周界长度的比不大于0.9。
7.根据权利要求1所述的半导体结构，其中主体是第一主体，所述结构还包括一个或多个附加主体，第一主体和附加主体中的每个是纳米线或纳米带，并且每个主体具有在栅极电介质下的第一横截面形状，其中第一横截面形状的周界长度在任何主体之间相差不多于1.0 nm。
8.根据权利要求7所述的半导体结构，其中第一横截面形状的周界长度小于40 nm。
9.根据权利要求7所述的半导体结构，其中第一和附加主体的第一横截面形状的平均周界长度具有不大于1.0 nm的标准偏差。
10.根据权利要求9所述的半导体结构，其中标准偏差不大于0.5 nm。
11.根据权利要求1所述的半导体结构，其中具有第二横截面形状的主体的部分具有大于具有第一横截面形状的主体的部分的表面粗糙度的表面粗糙度。
12.根据权利要求1-11中任一项所述的半导体结构，其中具有第一横截面形状的主体的部分基本上由硅组成，并且具有第二横截面形状的主体的部分包括硅和锗。
13.根据权利要求12所述的半导体结构，其中具有第一横截面积的主体的部分无锗。
14.根据权利要求1-11中任一项所述的半导体结构，具有第一横截面形状的主体的部分基本上由镓组成，并且具有第二横截面形状的主体的部分包括镓和砷。
15.根据权利要求14所述的晶体管结构，其中具有第一横截面积的主体的部分无砷。
16.一种纳米线晶体管结构，包括：
半导体材料的第一区；
半导体材料的第二区；
一个或多个纳米线，其具有在与第一区接触的第一端部和与第二区接触的第二端部之间的主体；和
环绕一个或多个纳米线的主体的栅极结构，所述栅极结构包括栅极电极和栅极电极与主体之间的栅极电介质；
其中一个或多个纳米线的主体具有第一横截面形状，并且第一端部具有第二横截面形状，第一横截面形状与第二横截面形状相比更圆并且具有更小的周长。
17.根据权利要求16所述的纳米线晶体管结构，还包括：
半导体材料的第一区上的源极接触；和
半导体材料的第二区上的漏极接触。
18.根据权利要求16所述的纳米线晶体管结构，其中栅极结构是第一栅极结构，并且纳米线晶体管结构还包括环绕主体并且通过电介质与第一栅极结构隔离的第二栅极结构。
19.根据权利要求16所述的纳米线晶体管结构，其中第一横截面形状选自圆形、椭圆形或具有圆拐角的矩形，并且其中第二横截面形状选自矩形、正方形或梯形，并且第一横截面形状比第二横截面形状更圆。
20.根据权利要求16所述的纳米线器件，其中一个或多个纳米线具有由最小外接圆限定的外部大小和由最大内切圆限定的内部大小，其中针对第二横截面形状的外部大小和内部大小之间的差大于针对第一横截面形状的外部大小和内部大小之间的差。
21.根据权利要求16所述的纳米线器件，其中第一横截面形状具有第一周界长度，第二横截面形状具有第二周界长度，并且第一周界长度与第二周界长度的比不大于0.9。
22.根据权利要求16所述的纳米线器件，其中纳米线是第一纳米线，结构还包括一个或多个附加纳米线，每个纳米线在栅极电介质下具有第一横截面形状，其中第一和附加纳米线的主体的平均周长具有不大于1.0 nm的标准偏差。
23.根据权利要求16-22中任一项所述的纳米线器件，其中主体基本上由硅组成，并且第一端部和/或第二端部包括硅和锗。
24.一种清洁半导体结构的方法，所述方法包括：
提供具有在受保护的第一端部和受保护的第二端部之间的暴露的主体部分的纳米线；
在主体部分上形成表面层，所述表面层具有不大于的厚度并且包括纳米线的至少一个原子层；
从主体部分去除表面层；和
重复至少一次形成表面层并去除表面层。
25.根据权利要求24所述的方法，其中提供纳米线包括选择纳米线，所述纳米线包括围绕第一端部和第二端部的间隔体，所述间隔体包括电介质材料。
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