CN110571196A - 一种紧密集成的芯片封装结构及由其形成的相控阵列射频收发装置 - Google Patents

一种紧密集成的芯片封装结构及由其形成的相控阵列射频收发装置 Download PDF

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Abstract

本发明公开一种紧密集成的芯片封装结构及由其形成的相控阵列射频收发装置，该封装结构整合多颗不同生产工艺的芯片设计封装，而非独立设计每颗芯片的封装再在板级互连，从而有效减小了整体的面积，提高了系统集成度，同时改善了射频性能，降低了应用成本，使得在高频卫星通信相控阵中应用多颗不同生产工艺芯片成为可能。

Description

一种紧密集成的芯片封装结构及由其形成的相控阵列射频收 发装置
技术领域
本发明涉及集成电路技术领域，具体涉及一种紧密集成的芯片封装结构及由其形成的相控阵列射频收发装置。
背景技术
与地面的无线通信飞速发展到低延迟、高容量、大带宽的5G时代不同，卫星通信仍以语音需求为主，容量有限，覆盖不足。这是由于卫星的制造、发射和运营成本使卫星星座的建设速度远远落后于地面无线通信基站。传统的静轨同步卫星虽然区域覆盖面积大，但存在距离远、体积和重量大、制造和发射成本高的问题，加上同步轨道资源有限，很难支持宽带终端服务。随着信息技术的迅猛发展，高频率大带宽小型卫星的成功开发以及火箭运载技术的显著提高使大规模大批量发射低轨卫星在商业模式上具有可行性。较低的轨道有利于信息的实时宽带传输；高频相控阵列技术，可用于实现低轨卫星通信的大数据量大带宽。
用于低轨卫星通信的相控阵收发机由数十至上千个通道组成，射频接收和发射芯片在一定程度上决定了系统的功耗、面积和成本。基于硅基互补金属氧化物半导体工艺的射频芯片具有成本低、集成度高的优点，但也面临着衬底损耗大、噪声系数高等问题，而基于III-V族化合物半导体工艺或SiGe BiCMOS工艺的射频芯片虽然电路性能突出，但成本高，难于集成。整合不同生产工艺的芯片有利于实现卫星通信相控阵收发机的高性能、低成本。
相控阵列的阵元间距与波长成正比，随频率的提高而逐渐减小。在紧凑排列的K～Ka波段卫星通信相控阵列中，不同生产工艺的芯片各自完成封装并在板级互连的传统方案会受到阵元间距的限制而难以实现。
发明内容
针对现有技术的不足，本发明提出一种紧密集成的芯片的封装结构及由其形成的相控阵列射频收发装置，减小了相控阵列射频接收和发射模组的面积，解除了卫星通信相控阵列阵元间距的限制。同时，该方法有效减小了芯片封装中互连线的寄生，提高了射频性能。
实现本发明目的的技术方案如下：
一种紧密集成的芯片封装结构，其特征在于，n个芯片在基板的顶层依次排列，芯片的信号线位置、地平面敷铜，每个芯片粘接至所述的基板的顶层，且所述的基板的顶层在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的顶层和底层的地平面也通过过孔连接；n个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接，n≥2。
一种紧密集成的芯片封装结构，其特征在于，基板的顶部开设有带顶部开口的腔体，n个芯片在所述的基板的腔体内依次排列，所述的基板的顶部未开口部分的信号线位置、地平面敷铜，每个芯片粘接至所述的腔体的底面，且所述的腔体在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的接地金属层通过过孔连接；n个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接，n≥2。
一种由上述的封装结构形成的相控阵列射频发射装置，其特征在于，该发射装置包括一颗基于半导体工艺一生产芯片A、一颗基于半导体工艺二生产的芯片B和M个天线，芯片A包括一路功分器、M通道增益/相位控制电路和M通道信号放大器，芯片B包括M通道功率放大器；射频输入信号经过芯片A的功分器得到，M通道输出通过芯片A的增益/相位控制电路移相加权，然后经过芯片A的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去；芯片A与封装基板之间，芯片B与封装基板之间，芯片A与B之间通过棒线或金属连线连接，其中芯片A与芯片B之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
一种由上述的封装结构形成的相控阵列射频发射装置，其特征在于，该发射装置包括一颗基于半导体工艺一生产的芯片C，两颗基于半导体工艺二生产的芯片B和N个天线，N＝2·M，芯片C包括一路功分器、N通道增益/相位控制电路和N通道信号放大器，每颗芯片B包括M通道功率放大器，射频输入信号经过芯片C的功分器得到N通道输出，它们通过芯片C的增益/相位控制电路移相加权，然后经过芯片C的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去。芯片B与芯片C之间，芯片B与封装基板之间通过棒线或金属连线连接，其中芯片B与芯片C之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
进一步地，所述的半导体工艺一为Si CMOS工艺，半导体工艺二为SiGe BiCMOS工艺或III-V族化合物半导体工艺。
一种由上述的封装结构形成的相控阵列单波束合成射频接收装置，其特征在于，该接收装置包括P个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片E；芯片D包括P通道低噪声放大器；芯片E包括P通道信号放大器、P通道增益/相位控制电路和一个功合器，天线接收的P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片E的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片E的功合器处求和输出；芯片D与封装基板之间、芯片D与芯片E之间、芯片E与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片E之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
一种由上述的封装结构形成的相控阵列单波束合成射频接收装置，其特征在于，该接收装置包括Q个天线，两颗基于半导体工艺三生产的芯片D和一颗基于半导体工艺四生产的芯片F，Q＝2·P；芯片D包括P通道低噪声放大器；芯片F包括Q通道信号放大器、Q通道增益/相位控制电路和一个功合器；天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片F的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片F的功合器处求和输出；芯片D与封装基板之间、芯片D与芯片F之间通过棒线或金属连线连接，其中芯片D与芯片F之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
一种由上述的封装结构形成的相控阵列两波束合成射频接收装置，其特征在于，该接收装置包括P个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片G，芯片D包括P通道低噪声放大器；芯片G包括P通道信号放大器、P通道增益/相位控制电路和两路功合器；P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片G的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2；芯片D与封装基板之间、芯片D与芯片G之间、芯片G与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片G之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
一种由上述的封装结构形成的相控阵列两波束合成射频接收装置，其特征在于，该接收装置Q个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片H，Q＝2·P；芯片D包括P通道低噪声放大器；芯片H包括Q通道信号放大器、Q通道增益/相位控制电路和两路功合器；天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片H的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2；芯片D与封装基板之间、芯片D与芯片H之间通过棒线或金属连线连接，其中芯片D与芯片H之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
进一步地，所述的半导体工艺三为SiGe BiCMOS工艺或III-V族化合物半导体工艺，半导体工艺四为Si CMOS工艺。
与现有技术相比，本发明的有益效果如下：
(1)本发明提出的紧密集成的芯片的封装结构整合多颗不同生产工艺的芯片设计封装，而非独立设计每颗芯片的封装再在板级互连，从而有效减小了整体的面积，提高了系统集成度，使得在高频卫星通信相控阵中应用多颗不同生产工艺芯片成为可能；
(2)紧密集成的封装方法减小了芯片间距，也减小了互连线的寄生，这有助于降低损耗，提高射频性能；
(3)相比于其他复杂的三维封装工艺，本发明提出的紧密集成的芯片的封装结构基于平面工艺，结构简单，易于实现，因此成本更低，更适合批量生产。
附图说明
图1(a)是本发明所述的紧密集成的芯片的封装结构的单层基板封装结构图；
图1(b)是本发明所述的紧密集成的芯片的封装结构的多层基板封装结构图；
图2(a)和图2(b)是由本发明所述的紧密集成的芯片的封装结构形成的两种用于高性能卫星通信的相控阵列射频发射装置的结构图；
图3(a)和图3(b)是由本发明所述的紧密集成的芯片的封装结构形成的其中两种用于高性能卫星通信的相控阵列单波束合成接收装置结构图；
图4(a)和图4(b)是由本发明所述的紧密集成的芯片的封装结构形成的其中两种用于高性能卫星通信的相控阵列两波束合成接收装置结构图。
具体实施方式
下面根据附图和优选实施例详细描述本发明，本发明的目的和效果将变得更加明白。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1(a)所示，作为其中一种实施例，给出了紧密集成的芯片封装结构的单层基板封装结构图，该封装结构中集成的芯片为芯片1、芯片2和芯片3，该封装结构上的3个芯片在基板的顶层依次排列，芯片的信号线位置、地平面敷铜，每个芯片粘接至所述的基板的顶层，且所述的基板的顶层在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的顶层和底层的地平面也通过过孔连接；3个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接。
该种封装结构同样也适用于多层基板。
如图1(b)所示，作为另外一种实施例，给出一种紧密集成的芯片封装结构的多层基板封装结构图，该封装结构中集成的芯片也为芯片1、芯片2和芯片3，基板的顶部开设有带顶部开口的腔体，3个芯片在所述的基板的腔体内依次排列，所述的基板的顶部未开口部分的信号线位置、地平面敷铜，每个芯片粘接至所述的腔体的底面，且所述的腔体在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的接地金属层通过过孔连接；3个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接。
同样地，该种封装基板同样也适用于单层基板。
上述两种封装结构中集成的芯片数量均为两个及两个以上，但都优选为3个。
图2(a)是由本发明所述的紧密集成的芯片的封装结构形成的其中一种用于高性能卫星通信的相控阵列射频发射装置的结构图，其包括一颗基于半导体工艺1生产的芯片A，一颗基于半导体工艺2生产的芯片B和M个天线。芯片A包括一路功分器、M通道增益/相位控制电路和M通道信号放大器；芯片B包括M通道功率放大器。射频输入信号经过芯片A的功分器得到M通道输出，它们通过芯片A的增益/相位控制电路移相加权，然后经过芯片A的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去。芯片A与封装基板之间，芯片B与封装基板之间，芯片A与B之间通过棒线或金属连线连接，其中芯片A与芯片B之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
图2(b)是由本发明所述的紧密集成的芯片的封装结构形成的另外一种用于高性能卫星通信的相控阵列射频发射装置的结构图，其包括一颗基于半导体工艺1生产的芯片C，两颗基于半导体工艺2生产的芯片B和N个天线(N＝2·M)。芯片C包括一路功分器、N通道增益/相位控制电路和N通道信号放大器；每颗芯片B包括M通道功率放大器。射频输入信号经过芯片C的功分器得到N通道输出，它们通过芯片C的增益/相位控制电路移相加权，然后经过芯片C的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去。芯片B与芯片C之间，芯片B与封装基板之间通过棒线或金属连线连接，其中芯片B与芯片C之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
优选地，半导体工艺1为Si CMOS工艺，半导体工艺2为SiGe BiCMOS工艺或III-V族化合物半导体工艺。
图3(a)是由本发明所述的紧密集成的芯片的封装结构形成的用于高性能卫星通信的相控阵列单波束合成射频接收装置，其包括P个天线，使用半导体工艺3生产的芯片D和使用半导体工艺4生产的芯片E。芯片D包括P通道低噪声放大器；芯片E包括P通道信号放大器、P通道增益/相位控制电路和功合器。天线接收的P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片E的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片E的功合器处求和输出。芯片D与封装基板之间、芯片D与芯片E之间、芯片E与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片E之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
图3(b)是由本发明所述的紧密集成的芯片的封装结构形成的用于高性能卫星通信的相控阵列单波束合成射频接收装置，其包括Q个天线(Q＝2·P)，两颗基于半导体工艺3生产的芯片D和一颗基于半导体工艺4生产的芯片F。芯片D包括P通道低噪声放大器；芯片F包括Q通道信号放大器、Q通道增益/相位控制电路和功合器。天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片F的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片F的功合器处求和输出。芯片D与封装基板之间、芯片D与芯片F之间通过棒线或金属连线连接，其中芯片D与芯片F之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
图4(a)是由本发明所述的紧密集成的芯片的封装结构形成的用于高性能卫星通信的相控阵列两波束合成接收装置，其包括P个天线，使用半导体工艺3生产的芯片D和使用半导体工艺4生产的芯片G。芯片D包括P通道低噪声放大器；芯片G包括P通道信号放大器、P通道增益/相位控制电路和两路功合器。P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片G的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2。芯片D与封装基板之间、芯片D与芯片G之间、芯片G与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片G之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
图4(b)是由本发明所述的紧密集成的芯片的封装结构形成的用于高性能卫星通信的相控阵列两波束合成接收装置，其包括Q个天线(Q＝2·P)，使用半导体工艺3生产的芯片D和使用半导体工艺4生产的芯片H。芯片D包括P通道低噪声放大器；芯片H包括Q通道信号放大器、Q通道增益/相位控制电路和两路功合器。天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片H的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2。芯片D与封装基板之间、芯片D与芯片H之间通过棒线或金属连线连接，其中芯片D与芯片H之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
优选地，半导体工艺3为SiGe BiCMOS工艺或III-V族化合物半导体工艺，半导体工艺4为Si CMOS工艺。
本领域普通技术人员可以理解，以上所述并不用于限制发明，尽管参照前述实例对发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在发明的精神和原则之内，所做的修改、等同替换等均应包含在发明的保护范围之内。

Claims (10)

1.一种紧密集成的芯片封装结构，其特征在于，n个芯片在基板的顶层依次排列，芯片的信号线位置、地平面敷铜。每个芯片粘接至所述的基板的顶层，且所述的基板的顶层在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的顶层和底层的地平面也通过过孔连接；n个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接，n≥2。
2.一种紧密集成的芯片封装结构，其特征在于，基板的顶部开设有带顶部开口的腔体，n个芯片在所述的基板的腔体内依次排列，所述的基板的顶部未开口部分的信号线位置、地平面敷铜，每个芯片粘接至所述的腔体的底面，且所述的腔体在布置所述的芯片的位置下方也敷铜，所述的芯片下方的敷铜和所述的基板的底面金属通过过孔连接，所述的基板的接地金属层通过过孔连接；n个所述的芯片的焊盘之间通过水平方向长度<2mm的棒线或金属连线连接，所述的芯片的焊盘与所述的基板的焊盘之间也通过棒线或金属连线连接，n≥2。
3.一种由权利要求1或2所述的封装结构形成的相控阵列射频发射装置，其特征在于，该发射装置包括一颗基于半导体工艺一生产芯片A、一颗基于半导体工艺二生产的芯片B和M个天线，芯片A包括一路功分器、M通道增益/相位控制电路和M通道信号放大器，芯片B包括M通道功率放大器；射频输入信号经过芯片A的功分器得到，M通道输出通过芯片A的增益/相位控制电路移相加权，然后经过芯片A的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去；芯片A与封装基板之间，芯片B与封装基板之间，芯片A与B之间通过棒线或金属连线连接，其中芯片A与芯片B之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
4.一种由权利要求1或2所述的封装结构形成的相控阵列射频发射装置，其特征在于，该发射装置包括一颗基于半导体工艺一生产的芯片C，两颗基于半导体工艺二生产的芯片B和N个天线，N＝2·M，芯片C包括一路功分器、N通道增益/相位控制电路和N通道信号放大器，每颗芯片B包括M通道功率放大器，射频输入信号经过芯片C的功分器得到N通道输出，它们通过芯片C的增益/相位控制电路移相加权，然后经过芯片C的信号放大器和芯片B的功率放大器，最后在天线处以电磁波的形式发射出去。芯片B与芯片C之间，芯片B与封装基板之间通过棒线或金属连线连接，其中芯片B与芯片C之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
5.根据权利要求4或5所述的相控阵列射频发射装置，其特征在于，所述的半导体工艺一为Si CMOS工艺，半导体工艺二为SiGe BiCMOS工艺或III-V族化合物半导体工艺。
6.一种由权利要求1或2所述的封装结构形成的相控阵列单波束合成射频接收装置，其特征在于，该接收装置包括P个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片E；芯片D包括P通道低噪声放大器；芯片E包括P通道信号放大器、P通道增益/相位控制电路和一个功合器，天线接收的P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片E的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片E的功合器处求和输出；芯片D与封装基板之间、芯片D与芯片E之间、芯片E与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片E之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
7.一种由权利要求1或2所述的封装结构形成的相控阵列单波束合成射频接收装置，其特征在于，该接收装置包括Q个天线，两颗基于半导体工艺三生产的芯片D和一颗基于半导体工艺四生产的芯片F，Q＝2·P；芯片D包括P通道低噪声放大器；芯片F包括Q通道信号放大器、Q通道增益/相位控制电路和一个功合器；天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片F的每个通道的信号放大器和增益/相位控制电路移相加权，并在芯片F的功合器处求和输出；芯片D与封装基板之间、芯片D与芯片F之间通过棒线或金属连线连接，其中芯片D与芯片F之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
8.一种由权利要求1或2所述的封装结构形成的相控阵列两波束合成射频接收装置，其特征在于，该接收装置包括P个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片G，芯片D包括P通道低噪声放大器；芯片G包括P通道信号放大器、P通道增益/相位控制电路和两路功合器；P通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片G的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2；芯片D与封装基板之间、芯片D与芯片G之间、芯片G与封装基板之间通过棒线或金属连线连接，其中芯片D与芯片G之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
9.一种由权利要求1或2所述的封装结构形成的相控阵列两波束合成射频接收装置，其特征在于，该接收装置Q个天线、使用半导体工艺三生产的芯片D和使用半导体工艺四生产的芯片H，Q＝2·P；芯片D包括P通道低噪声放大器；芯片H包括Q通道信号放大器、Q通道增益/相位控制电路和两路功合器；天线接收的Q通道射频信号分别经过芯片D的每个通道的低噪声放大器，经过芯片H的每个通道的信号放大器和增益/相位控制电路移相加权，并分别连接至两路功合器处求和输出，最终产生两路射频输出信号B1、B2；芯片D与封装基板之间、芯片D与芯片H之间通过棒线或金属连线连接，其中芯片D与芯片H之间的棒线或金属连线水平方向长度<2mm，以实现紧密集成的目的。
10.根据权利要求6-9中任一项所述的射频接收装置，其特征在于，所述的半导体工艺三为SiGe BiCMOS工艺或III-V族化合物半导体工艺，半导体工艺四为Si CMOS工艺。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055723A1 (zh) * 2022-09-16 2024-03-21 华为技术有限公司 终端设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102200574A (zh) * 2010-03-25 2011-09-28 费元春 高性能低成本小型化ltcc收发组件
CN104502903A (zh) * 2014-11-28 2015-04-08 成都嘉纳海威科技有限责任公司 一种基于tsv转接板的多波束接收sip系统
CN105182297A (zh) * 2015-09-17 2015-12-23 浙江大学 基于ltcc的相控阵雷达tr射频组件及相控阵雷达
US20160293816A1 (en) * 2015-03-31 2016-10-06 Oki Data Corporation Semiconductor device, semiconductor device array, and image formation apparatus
CN106953658A (zh) * 2017-01-20 2017-07-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 高集成度有源相控阵收发组件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102200574A (zh) * 2010-03-25 2011-09-28 费元春 高性能低成本小型化ltcc收发组件
CN104502903A (zh) * 2014-11-28 2015-04-08 成都嘉纳海威科技有限责任公司 一种基于tsv转接板的多波束接收sip系统
US20160293816A1 (en) * 2015-03-31 2016-10-06 Oki Data Corporation Semiconductor device, semiconductor device array, and image formation apparatus
CN105182297A (zh) * 2015-09-17 2015-12-23 浙江大学 基于ltcc的相控阵雷达tr射频组件及相控阵雷达
CN106953658A (zh) * 2017-01-20 2017-07-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 高集成度有源相控阵收发组件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055723A1 (zh) * 2022-09-16 2024-03-21 华为技术有限公司 终端设备

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