CN118264280A - 一种32通道数字多波束合成微系统 - Google Patents
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Abstract
本发明提供一种32通道数字多波束合成微系统，包含32路平衡‑非平衡转换器、8个4通道接收下变频芯片、8个高速ADC芯片、高性能FPGA处理单元；本发明通过应用高集成的接收下变频芯片和LTCC工艺，成为国内首个依靠单SIP封装实现32路数字多波束合成的微系统；同时，本发明通过环绕FPGA布置器件，即32路接收通道围绕FPGA芯片四周，对称布局和等长射频线的设计保证了32路幅度相位一致性和相位一致性；由此可见，本发明的微系统具有体积小、重量轻、幅相一致性好、扩展性强等优点。
Description
技术领域
本发明属于微波电路技术领域，尤其涉及一种32通道数字多波束合成微系统。
背景技术
数字阵列雷达是现代雷达技术与数字信号处理技术相结合的一种新体制雷达，已成为当代高性能相控阵雷达技术的一个主要研究方向。相控阵天线作为雷达的重要组成部分，其性能的优劣对雷达的功能具有重大的影响。
数字多通道相控阵天线通过功分网络合成多路信号，经下变频采样后形成数字信号，再进行数字处理。针对这种体制的相控阵天线，传统的模拟波束合成手段已不再适用，需采用数字波束形成技术，对信号进行数字化合成。数字多波束合成技术是一种以数字方法来实现波束合成的技术，可以将多通道相控阵天线各通道接收的信号下变频成中频信号，再利用ADC芯片对各路中频信号进行采样，通过FPGA进行数据处理后，进行数字化波束合成。
在2011年，IBM沃森研究中心设计了一款工作在60GHz频率下低成本相控阵。该相控阵使用LTCC技术，利用BGA焊球将16个贴边天线和倒装的收发芯片组装在一个28mm×28mm的板子上，实现了高度集成，见图1。整体测试结果，天线的单元增益为5dBi，与仿真结果一致。
意大利阿莱尼亚航天公司于2018年首次将TR组件应用于空间领域，提出了一种针对航空领域的3D封装新型小型化TR组件，并用运用LTCC材料制作了X波段的样机进行测试，见图2。
2018年电子科技大学杨雨林基于LTCC技术、微流道散热技术和垂直互联技术等SiP技术研制了一款工作在8～12GHz的4×4瓦片式收发组件。组件发射支路各通道的饱和输出功率≥40dBm，接收支路各通道的增益＞17dB，噪声系数≤3.7dB。结构采用微流道散热技术，减少组件热量，结构简单，散热效率高，便于集成，见图3。
2020年中电13所蒋赞勤等人设计了一款4×4结构的高密度，高性能的瓦片式相控阵。组件内接收通道的增益均大于27dB，噪声系数：NF≤3.8dB，发射通道饱和输出功率：Psat≥23.5dBm，6位衰减均方根：RMS≤0.8dB，6位移相均方根：RMS≤3.5°。产品尺寸为46mm×38mm×9mm(微波波束传输方向9.25mm)，重量小于40g，见图4。
由此可见，现有的波束合成产品主要集中在高频段产品中，而且大部分都是采用TR组件方式实现，内部一般采用单功能射频芯片在相同平面上进行组合实现产品功能，产品射频链路较长、体积大、功耗高、幅相一致性差、扩展便捷性较差。
发明内容
为解决上述问题，本发明提供一种32通道数字多波束合成微系统，为国内首个依靠单SIP封装实现32路数字多波束合成的微系统，具有体积小、重量轻、幅相一致性好、扩展性强等优点。
一种32通道数字多波束合成微系统，包括集成于LTCC基板上的32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元；其中，在FPGA处理单元的上、下、左、右四个方向上分别均匀布设有2个4通道接收下变频芯片和2个ADC芯片，以此将FPGA处理单元围绕在中央，同时，各4通道接收下变频芯片至FPGA处理单元之间的射频线等电长度，各ADC芯片至FPGA处理单元之间的射频线等电长度；
每个4通道接收下变频芯片分别接收四个平衡-非平衡转换器发送过来的射频信号进行下变频处理，然后将下变频处理后的射频信号经由一个ADC芯片进行模数转换后，发送给FPGA处理单元进行信号处理。
进一步地，所述LTCC基板包括多层堆栈三维堆叠而成，且32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元布设在LTCC基板的顶层表面和/或底层表面，并通过各层堆栈进行互联，其中，互联方法具体为：
将LTCC基板的顶层表面划分为多个网格，并分别为各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的布设位置分配对应的网格区域；
各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的电路结构分别内埋在以各自对应的顶层表面网格区域为起点竖直向下延伸的多层堆栈中，其中，内埋平衡-非平衡转换器、4通道接收下变频芯片、ADC芯片以及FPGA处理单元所需的堆栈层数不完全相同；
对于各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元，各自的输入端口和输出端口均位于同一层堆栈层，且输入端口和输出端口所在的堆栈层还设置有用于接收信号的微带线以及用于发送信号的过孔连接区域；
其中，各平衡-非平衡转换器的输入端口通过微带线接收射频信号，平衡-非平衡转换器的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的4通道接收下变频芯片的输入端口和输出端口所在堆栈层的微带线上；所述4通道接收下变频芯片的输入端口通过微带线接收到平衡-非平衡转换器转发来的射频信号后，该4通道接收下变频芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的ADC芯片的输入端口和输出端口所在堆栈层的微带线上；所述ADC芯片接收的输入端口通过微带线接收到4通道接收下变频芯片输出来的下变频后的射频信号后，该ADC芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的FPGA处理单元的输入端口和输出端口所在堆栈层的微带线上。
进一步地，一种32通道数字多波束合成微系统，还包括均匀排布在FPGA处理单元周围的本振功分网络与时钟功分网络；
所述时钟功分网络用于为各ADC芯片以及FPGA处理单元提供时序信号；
所述本振功分网络用于为各4通道接收下变频芯片提供本振信号。
进一步地，两个以上的所述32通道数字多波束合成微系统进行组合扩展时，各32通道数字多波束合成微系统在LTCC安装底板上平铺布设，得到多通道数字波束合成系统，其中，各32通道数字多波束合成微系统与LTCC安装底板之间通过BGA球焊的方式实现垂直互联。
进一步地，所述FPGA处理单元为JFMK50系列FPGA。
进一步地，将ADC芯片的采样时钟倍频4倍，并在采样时钟的上下沿对ADC芯片输出的数据进行采样。
有益效果：
1、本发明提供一种32通道数字多波束合成微系统，包含32路平衡-非平衡转换器、8个4通道接收下变频芯片、8个高速ADC芯片、高性能FPGA处理单元；本发明通过应用高集成的接收下变频芯片和LTCC工艺，成为国内首个依靠单SIP封装实现32路数字多波束合成的微系统；同时，本发明通过环绕FPGA布置器件，即32路接收通道围绕FPGA芯片四周，对称布局和等长射频线的设计保证了32路幅度相位一致性和相位一致性；由此可见，本发明的微系统具有体积小、重量轻、幅相一致性好、扩展性强等优点。
2、本发明提供一种32通道数字多波束合成微系统，遵循小型化的原则，本发明优化了电路结构，具体的，在电路设计时，将分立器件如平衡-非平衡转换器、电阻器等通过内埋进LTCC基板，在32通道数字多波束合成微系统进行组合扩展时，通过垂直互连技术与LTCC安装底板进行互连，有效减小系统体积；同时，通过专门定制的4通道接收下变频芯片，减少了射频芯片数量，简化了布线复杂度，进一步减小了系统体积。
3、本发明提供一种32通道数字多波束合成微系统，通过对ADC采样时钟倍频4倍，在时钟的上下沿对片上ADC输出数据进行采样，可以有效简化芯片的IO数目，降低了后级FPGA的引脚消耗，同时也能降低功耗和方案复杂度。
4、本发明提供一种32通道数字多波束合成微系统，通过低功耗的技术手段和定制专用器件，如采用JFMK50系列FPGA，使得该32路数字多波束合成的微系统功耗仅为17W。
附图说明
图1为传统的LTCC封装示意图；
图2为传统的组装的3D T/R模块的横截面示意图；
图3为传统的封装形式示意图；
图4为传统的相控阵成品；
图5为本发明的SIP芯片功能框图；
图6为本发明的微系统LTCC基板层堆栈示意图；
图7为本发明的微系统SIP封装结构图；
图8为本发明的平衡-非平衡转换器模块示意图；
图9为本发明的平衡-非平衡转换器的内部结构示意图；
图10为回波损耗仿真曲线；
图11为插损仿真曲线；
图12为幅度不平衡仿真曲线；
图13为相位不平衡仿真曲线；
图14为平衡-非平衡转换器实测曲线；
图15为CPW_Ground形式的传输线结构示意图；
图16为CPW_Ground传输线传输特性曲线；
图17为S波段垂直连接试验件LTCC基板；
图18为S垂直连接试验件测试结果；
图19为射频前端电流复用技术示意图；
图20为本发明的微系统内部布局图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
本发明提供了一种单封装实现32路数字波束合成(Digital Beam-Forming，DBF)的微系统SIP(System In a Package系统级封装，以下简称“微系统”)。该微系统包含32路平衡-非平衡转换器、8颗4通道接收下变频芯片、8颗高速ADC芯片、本振功分网络、时钟功分网络、FPGA处理单元，如下图5所示。
具体的，一种32通道数字多波束合成微系统，包括集成于LTCC基板上的32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元以及均匀排布在FPGA处理单元周围的本振功分网络与时钟功分网络；其中，在FPGA处理单元的上、下、左、右四个方向上分别均匀布设有2个4通道接收下变频芯片和2个ADC芯片，以此将FPGA处理单元围绕在中央，同时，各4通道接收下变频芯片至FPGA处理单元之间的射频线等电长度，各ADC芯片至FPGA处理单元之间的射频线等电长度。
每个4通道接收下变频芯片分别接收四个平衡-非平衡转换器发送过来的射频信号进行下变频处理，然后将下变频处理后的射频信号经由一个ADC芯片进行模数转换后，发送给FPGA处理单元进行信号处理。
所述时钟功分网络用于为各ADC芯片以及FPGA处理单元提供时序信号；所述本振功分网络用于为各4通道接收下变频芯片提供本振信号。
由此可见，本发明的微系统共有32路接收通道，为保证各路的幅度一致性和相位一致性，8颗接收下变频芯片和ADC芯片采用均匀环抱式的设计将FPGA芯片置于LTCC基板中央，32路接收通道围绕FPGA芯片四周，每边两颗接收下变频芯片进行布置。时钟信号、参考信号和本振信号均匀排布在各通道的四周，射频线采用等电长度设计；平衡-非平衡转换器和功分电路采用基板内埋设计，减少空间上交叠，便于实现完全对称一致的设计布局，从电路上保证32路的幅度一致性和相位一致性，布局见图20。
进一步地，所述LTCC基板包括多层堆栈三维堆叠而成，且32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元布设在LTCC基板的顶层表面和/或底层表面，并通过各层堆栈进行互联，其中，互联方法具体为：
将LTCC基板的顶层表面划分为多个网格，并分别为各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的布设位置分配对应的网格区域；
各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的电路结构分别内埋在以各自对应的顶层表面网格区域为起点竖直向下延伸的多层堆栈中，其中，内埋平衡-非平衡转换器、4通道接收下变频芯片、ADC芯片以及FPGA处理单元所需的堆栈层数不完全相同；
对于各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元，各自的输入端口和输出端口均位于同一层堆栈层，且输入端口和输出端口所在的堆栈层还设置有用于接收信号的微带线以及用于发送信号的过孔连接区域；
其中，各平衡-非平衡转换器的输入端口通过微带线接收射频信号，平衡-非平衡转换器的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的4通道接收下变频芯片的输入端口和输出端口所在堆栈层的微带线上；所述4通道接收下变频芯片的输入端口通过微带线接收到平衡-非平衡转换器转发来的射频信号后，该4通道接收下变频芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的ADC芯片的输入端口和输出端口所在堆栈层的微带线上；所述ADC芯片接收的输入端口通过微带线接收到4通道接收下变频芯片输出来的下变频后的射频信号后，该ADC芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的FPGA处理单元的输入端口和输出端口所在堆栈层的微带线上。
需要说明的是，出于小型化、轻量化设计目的，采用SIP封装进行设计。该微系统基于LTCC工艺，采用高密度表面贴装技术、基板射频信号垂直互联技术、埋入型封装技术、三维层叠贴装技术、电磁分腔屏蔽技术、选择性屏蔽技术等提升SIP内部芯片的性能。LTCC基板堆栈采用27层进行堆叠，具体的分层定义见图6。LTCC基板底部采用BGA球焊接形式。外形结构如图7所示。
两个以上的所述32通道数字多波束合成微系统进行组合扩展时，各32通道数字多波束合成微系统在LTCC安装底板上平铺布设，得到多通道数字波束合成系统，其中，各32通道数字多波束合成微系统与LTCC安装底板之间通过BGA球焊的方式实现垂直互联。也就是说，遵循小型化的原则，本发明优化了电路结构。在电路设计时，将分立器件如平衡-非平衡转换器、电阻器等通过内埋进LTCC基板，通过垂直互连技术进行互连，有效减小系统体积。同时，通过专门定制的4通道接收下变频芯片，减少了射频芯片数量，简化了布线复杂度，进一步减小了系统体积。
需要说明的是，基板射频信号垂直互联技术的实现主要通过同轴结构。同轴结构可通过BGA技术进行互联，使用直径为0.35mm的焊球，最小球心距为0.85mm，焊层厚度为0.3mm。在进行单元仿真前，需微带线进行仿真，确保单元端口处的特性阻抗为50Ohm。微带电路选用CPW_Ground形式。模型及仿真结果如图15和图16所示。图15中，W是走信号用的传输线，开口g是地，长条型的边缘是铜箔，中间灰色部分是LTCC基板的传输介质。由此确定垂直互连单元端口的形式及尺寸。得出传输线的损耗值，即在S波段下，1/4波长损耗值为0.08dB，合每波长损耗0.32dB。
图17为S波段垂直连接试验件LTCC基板，将完成组装后的垂直连接试验件固定在测试盒体上，加装绝缘子及连接器，使用矢量网络分析仪进行传输特性测试，测试结果见图18。
进一步地，本发明的平衡-非平衡转换器是一个非平衡输入端口到两个平衡输出端口的三端口器件，平衡-非平衡转换器能够输出等幅反相信号，并实现阻抗匹配。平衡-非平衡转换器模块的一般示意图如图8所示。
平衡-非平衡转换器种类较多，大致分类两类。一类主要由三极管、MOS管等有源器件组成有源平衡-非平衡转换器。另一类无源平衡-非平衡转换器主要由无源器件构成的结构，如集总形式的平衡-非平衡转换器、分布参数形式平衡-非平衡转换器等等。本设计采用的是分布参数形式的Marchand Balun结构。
本发明采用耦合带状线形式来实现平衡-非平衡转换器设计，利用LTCC技术的三维多层优势实现小型化，最终的模型如图9所示；同时，平衡-非平衡转换器的设计仿真结果如图10～图13所示，测试曲线如图14所示，测试指标如表1所示。
表1平衡-非平衡转换器测试指标
进一步地，本发明所采用的接收下变频芯片为专门定制研发的一款芯片，该芯片包含4路下变频通道，负责将4路射频信号下变至中频信号，再输出至后级的ADC芯片。ADC采集中频模拟信号，经过内部变换，输出串行LVDS数字信号至FPGA。微系统内集了成8颗接收下变频芯片，可实现32通道并行接收功能。本发明核心指标之一是低功耗。为降低微系统的功耗，研发了相应的低功耗的四通道数字下变频芯片，并采用低功耗的FPGA数字基带芯片，优化接口电路。该微系统功耗在17W左右。采用了如图19所示的电流复用技术和电源电压随PVT调整技术来降低功耗。
如图19所示，接收下变频芯片采用电流复用技术，将LNA和混频器复用电流，以达到降低整个芯片电流的目的。同时采用了电源电压随PVT调整技术，满足在-55℃～125℃范围内，以及工艺偏差条件下，接收下变频的供电电压自动调整到合适的范围，保证电路正常工作。
同时，微系统在工作时，内部FPGA需要时刻处理32路ADC送来的数据流，运算量大，相应的功耗也随之增大，因此一款低功耗的FPGA芯片对整机功耗的影响至关重要。根据需求，我们选用上海复旦微电子公司的JFMK50系列FPGA，其为高带宽应用提供了一流的收发器和信号处理能力，可满足尺寸、重量、功率敏感市场的需求。本发明还通过对ADC采样时钟倍频4倍，在时钟的上下沿对片上ADC输出数据进行采样，可以有效简化芯片的IO数目，降低了后级FPGA的引脚消耗，同时也能降低功耗和方案复杂度。
由此可见，本发明通过合理规划芯片应用场景，避免高耗能的情况。例如，瞬时带宽可以在2MHz～60MHz范围内可调，本次应用场景是5MHz，因此主动将ADC降频至25MSPS，从而有效降低功耗。该微系统内部所需的本振信号和时钟信号均由外部输入，在内部进行功分放大，在多SIP扩展应用时保证任意通道相参性；其次，通过SIP将微系统封装成一个独立的模块，并以BGA球焊方式进行安装，具有优秀可装配性和可移植性，在多通道扩展应用时非常灵活；再者，本发明结合LTCC工艺和专门设计的的多通道芯片，进行SIP封装大大减小了系统体积和重量，具有良好的小型化、轻量化设计；SIP内部使用了专门研发的低功耗四通道数字下变频芯片、采用低功耗的FPGA芯片以及合理的程序控制，实现较低的功耗；最后，本发明还基于LTCC基板内埋设计，实现对称的设计布局和射频线电长度等长，从设计上保证各路的幅度和相位的一致性和稳定性；微系统还预留了时钟、参考、本振等接口，方便系统扩展，具有优秀的系统可扩展性。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当然可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (6)
1.一种32通道数字多波束合成微系统，其特征在于，包括集成于LTCC基板上的32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元；其中，在FPGA处理单元的上、下、左、右四个方向上分别均匀布设有2个4通道接收下变频芯片和2个ADC芯片，以此将FPGA处理单元围绕在中央，同时，各4通道接收下变频芯片至FPGA处理单元之间的射频线等电长度，各ADC芯片至FPGA处理单元之间的射频线等电长度；
每个4通道接收下变频芯片分别接收四个平衡-非平衡转换器发送过来的射频信号进行下变频处理，然后将下变频处理后的射频信号经由一个ADC芯片进行模数转换后，发送给FPGA处理单元进行信号处理。
2.如权利要求1所述的一种32通道数字多波束合成微系统，其特征在于，所述LTCC基板包括多层堆栈三维堆叠而成，且32个平衡-非平衡转换器，8个4通道接收下变频芯片、8个ADC芯片、FPGA处理单元布设在LTCC基板的顶层表面和/或底层表面，并通过各层堆栈进行互联，其中，互联方法具体为：
将LTCC基板的顶层表面划分为多个网格，并分别为各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的布设位置分配对应的网格区域；
各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元的电路结构分别内埋在以各自对应的顶层表面网格区域为起点竖直向下延伸的多层堆栈中，其中，内埋平衡-非平衡转换器、4通道接收下变频芯片、ADC芯片以及FPGA处理单元所需的堆栈层数不完全相同；
对于各平衡-非平衡转换器、各4通道接收下变频芯片、各ADC芯片以及FPGA处理单元，各自的输入端口和输出端口均位于同一层堆栈层，且输入端口和输出端口所在的堆栈层还设置有用于接收信号的微带线以及用于发送信号的过孔连接区域；
其中，各平衡-非平衡转换器的输入端口通过微带线接收射频信号，平衡-非平衡转换器的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的4通道接收下变频芯片的输入端口和输出端口所在堆栈层的微带线上；所述4通道接收下变频芯片的输入端口通过微带线接收到平衡-非平衡转换器转发来的射频信号后，该4通道接收下变频芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的ADC芯片的输入端口和输出端口所在堆栈层的微带线上；所述ADC芯片接收的输入端口通过微带线接收到4通道接收下变频芯片输出来的下变频后的射频信号后，该ADC芯片的输出端口通过层内的传输线连接到本层的过孔连接区域后，通过开设于堆栈层之间的垂直过孔连接至对应的FPGA处理单元的输入端口和输出端口所在堆栈层的微带线上。
3.如权利要求1所述的一种32通道数字多波束合成微系统，其特征在于，还包括均匀排布在FPGA处理单元周围的本振功分网络与时钟功分网络；
所述时钟功分网络用于为各ADC芯片以及FPGA处理单元提供时序信号；
所述本振功分网络用于为各4通道接收下变频芯片提供本振信号。
4.如权利要求1所述的一种32通道数字多波束合成微系统，其特征在于，两个以上的所述32通道数字多波束合成微系统进行组合扩展时，各32通道数字多波束合成微系统在LTCC安装底板上平铺布设，得到多通道数字波束合成系统，其中，各32通道数字多波束合成微系统与LTCC安装底板之间通过BGA球焊的方式实现垂直互联。
5.如权利要求1～4任一权利要求所述的一种32通道数字多波束合成微系统，其特征在于，所述FPGA处理单元为JFMK50系列FPGA。
6.如权利要求1～4任一权利要求所述的一种32通道数字多波束合成微系统，其特征在于，将ADC芯片的采样时钟倍频4倍，并在采样时钟的上下沿对ADC芯片输出的数据进行采样。
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| Publication Number | Publication Date |
|---|---|
| CN118264280A true CN118264280A (zh) | 2024-06-28 |
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