CN110568340A - 一种阻抗测试结构、装置以及方法 - Google Patents

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Abstract

一种阻抗测试结构、装置以及方法，包括：阻抗测试结构设置在待测试设备上，用于导出所述待测试设备的信号以进行阻抗测试。当待测试设备为实际应用中的板卡时，由于阻抗测试结构导出了板卡的信号，因此实现了对实际应用中板卡的阻抗的测试，从而方便了问题板卡的排查。

Description

一种阻抗测试结构、装置以及方法
技术领域
本文涉及信号处理技术，尤指一种阻抗测试结构、装置以及方法。
背景技术
印制电路板(Printed Circuit Board，PCB)是电子元器件电气连接的载体；装配印刷电路板(Printed Circuit Board Assembly，PCBA)是经过表面贴装技术(SurfaceMount Technology，SMT)上件或经过双列直插式封装(Dual Inline-pin Package，DIP)插件制程的PCB板。
相关技术中，阻抗的测试只能基于未上件的PCB板进行，而无法基于上件完毕的PCBA板进行。
由于无法随机测试处于实际应用中板卡的阻抗，因此十分不利于问题板卡的排查。
发明内容
本申请提供了一种硬阻抗测试结构、装置以及方法，能够对实际应用中板卡的阻抗进行测试，从而方便问题板卡的排查。
本申请提供了一种阻抗测试结构，所述阻抗测试结构设置在待测试设备上，用于导出所述待测试设备的信号以进行阻抗测试。
所述待测试设备包括：待测试设备本体和位于所述待测试设备本体上的中央处理器CPU底座；其中，所述CPU底座中设有背向所述待测试设备本体的凹槽；
所述阻抗测试结构设置在所述CPU底座上，且与所述凹槽相接触。
所述阻抗测试结构包括：垫板和位于所述垫板上的治具板；
所述垫板嵌入所述凹槽中，用于导出所述信号至所述治具板；
所述治具板用于导出所述信号以进行阻抗测试。
所述治具板包括：导入层、信号层和导出层；
所述导入层与所述垫板相接触，用于导入所述信号至所述信号层；
所述信号层位于所述导入层和所述导出层之间，用于根据已设置的信号布线处理所述信号，并将处理后的信号传输至所述导出层；
所述导出层用于导出所述信号，以进行阻抗测试。
当所述信号的种类包括多种时，所述信号层包括：多个子信号层，每个子信号层用于对一种信号进行处理，每两个子信号层之间的信号布线采用非平行方式，且每个子信号层的信号布线的长度相等，均为1000mil；
所述导出层包括：多个用于导出信号的输出端；其中，每个输出端用于导出一种信号；
所述导出层还用于将所述信号根据预设规则进行区分，并将区分后的信号导出至对应的输出端。
所述治具板包括：超级路径互联接口UPI总线治具板、高速串行计算机扩展总线标准PCIE总线治具板、直接媒体接口DMI总线治具板、双数据速率DDR总线治具板中至少一种。
所述垫板的高度大于凹槽的深度。
本申请还提供了一种阻抗测试装置，包括：待测试设备以及如上述所述的阻抗测试结构。
所述阻抗测试装置还包括：设置于以下部件至少之一上的固定装置；所述以下部件包括：所述阻抗测试结构上和所述待测试设备；
其中，所述固定装置用于固定所述阻抗测试结构和所述待测试设备。
本申请还提供了一种阻抗测试方法，应用于上述所述的阻抗测试结构，其特征在于，包括：
获取待测试设备的信号；
根据获得的信号进行阻抗测试。
与相关技术相比，本申请包括阻抗测试结构设置在待测试设备上，用于导出所述待测试设备的信号以进行阻抗测试。当待测试设备为实际应用中的板卡时，由于阻抗测试结构导出了板卡的信号，因此实现了对实际应用中板卡的阻抗的测试，从而方便了问题板卡的排查。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例提供的一种阻抗测试结构的示意图；
图2为本申请实施例提供的另一种阻抗测试结构的示意图；
图3为本申请实施例提供的一种阻抗测试装置的结构示意图；
图4为本申请实施例提供的一种PCB叠层设计结构示意图；
图5为本申请实施例提供的一种结构固定板的结构示意图；
图6为本申请实施例提供的一种阻抗测试方法的流程示意图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
本申请实施例提供一种阻抗测试结构，如图1所示，阻抗测试结构11设置在待测试设备12上，用于导出待测试设备12的信号以进行阻抗测试。
在一种示例性实例中，待测试设备包括：待测试设备本体和位于待测试设备本体上的中央处理器CPU底座；其中，CPU底座中设有背向待测试设备本体的凹槽。
阻抗测试结构设置在CPU底座上，且与凹槽相接触。
在一种示例性实例中，阻抗测试结构包括：垫板和位于垫板上的治具板。
垫板嵌入凹槽中，用于导出信号至治具板。
治具板用于导出信号以进行阻抗测试。
在一种示例性实例中，治具板包括：导入层、信号层和导出层。
导入层与垫板相接触，用于导入信号至信号层。
信号层位于导入层和导出层之间，用于根据已设置的信号布线处理信号，并将处理后的信号传输至导出层。
导出层用于导出信号，以进行阻抗测试。
在一种示例性实例中，信号的种类包括多种时，信号层包括：多个子信号层，每个子信号层用于对一种信号进行处理，每两个子信号层之间的信号布线采用非平行方式，且每个子信号层的信号布线的长度相等，均为1000mil。
导出层包括：多个用于导出信号的输出端；其中，每个输出端用于导出一种信号。
导出层还用于将信号根据预设规则进行区分，并将区分后的信号导出至对应的输出端。
在一种示例性实例中，可以采用丝印标记多个输出端，从而方便使用者区分用于导出不同信号的输出端。
在一种示例性实例中，治具板包括：超级路径互联接口(Ultra PathInterconnect，UPI)总线治具板、高速串行计算机扩展总线标准(Peripheral ComponentInterconnect Express，PCIE)总线治具板、直接媒体接口(Direct Media Interface，DMI)总线治具板、双数据速率(Double Data Rate，DDR)总线治具板中至少一种。
在一种示例性实例中，UPI总线治具板、PCIE总线治具板、DMI总线治具板和DDR总线治具板是根据CPU芯片总线类型分类划分的。
在一种示例性实例中，当CPU芯片总线为PCIE总线时，信号包括：PCIE0_TX+和PCIE_TX-。
在一种示例性实例中，垫板的高度大于凹槽的深度。
本申请实施例提供的阻抗测试结构，设置在待测试设备上，用于导出待测试设备的信号以进行阻抗测试。当待测试设备为实际应用中的板卡时，由于阻抗测试结构导出了板卡的信号，因此实现了对实际应用中板卡的阻抗的测试，从而方便了问题板卡的排查。
本申请实施例还提供一种阻抗测试装置，包括：待测试设备以及上述任意一种阻抗测试结构。
在一种示例性实例中，阻抗测试装置还包括：设置于以下部件至少之一上的固定装置；以下部件包括：阻抗测试结构上和待测试设备。
其中，固定装置用于固定阻抗测试结构和待测试设备。
本申请实施例提供的阻抗测试装置，阻抗测试结构设置在待测试设备上，用于导出待测试设备的信号以进行阻抗测试。当待测试设备为实际应用中的板卡时，由于阻抗测试结构导出了板卡的信号，因此实现了对实际应用中板卡的阻抗的测试，从而方便了问题板卡的排查。
本申请实施例还提供了一种阻抗测试装置，包括：待测试板卡21(对应于上述实施例中的待测试设备)、CPU底座22、阻抗测试结构23和结构固定板24(对应于上述实施例中的固定装置)，其中，阻抗测试结构23包括：垫高板231(即Riser板，对应于上述实施例中的垫板)和治具板232，阻抗测试结构的示意图如图2所示，阻抗测试装置的结构示意图如图3所示。
在一种示例性实例中，不同品牌不同平台的CPU针脚(pin脚)及结构不同，本发明以英特尔第六代微处理器架构Intel Skylake CPU芯片为例。由于CPU芯片总线众多，单板实现所有信号线的治具板要求比较复杂，因此可以按照CPU芯片总线的类型制作4款治具板：UPI总线治具板、PCIE总线治具板、DMI总线治具板、DDR总线治具板，各治具板设计是相同的，区别在于引出信号线的类别不同。
1、Riser板：Riser板的作用是将待测试板卡垫高，以避开CPU底座的突出部分的影响，实现治具板与CPU底座凹槽的接触。Riser板的宽度稍小于CPU底座的宽度，长度稍小于CPU底座的长度，高度大于等于CPU底座凹槽的深度，从而使得Riser板能够嵌入CPU底座凹槽且避开CPU底座的突出部分。Riser板表层与底层为焊接pad，中间层用于底层与表层信号的连通。为了避免连接出错，在Riser板底层一脚设计防呆丝印用于与治具板的正确焊接。
2、治具板：包括主要是PCB叠层设计及PCB走线设计
PCB叠层设计：如图4所示，采用四层板，L1层为PCB板卡的表层(对应于上述实施例中的导出层)，设计为测试pin点引出pad层，用于实现时域反射(Time DomainReflectometry，TDR)测试设备探头的点测。同时为布线丝印层，将各个引出的信号进行丝印标记区分，如PCIE0_TX0+/PCIE_TX0-。为了方便与待测试板卡的正确连接，在L1层增加防呆丝印与待测试板卡的CPU底座防呆丝印对应，避免安装出错。L2与L3层设计为信号层，L2层设计为链路TX信号布线层，L3设计为链路RX信号布线层(以PCIE信号为例，L2层为PCIETX链路走线层，L3为PCIE RX链路走线层)，L4为PCB板卡的底层(对应于上述实施例的导入层)，设计为pad层，用于与CPU芯片底座pin针的连接，同时设计有通孔将信号引入到信号层进行布线。
PCB走线设计：L1和L4为GND参考层，L2和L3为信号层，L2或L3单独一层为子信号层，为避免信号串扰较大，采用以下几种方式进行处理：
1)、L2与L3层间采用厚PP进行隔离。
2)、TX信号与RX信号分层布线，L2层走TX信号，L3层走RX信号。
3)、TX信号与RX信号走线避免平行布线，走垂直交叉模式。
为了方便阻抗的测试，避免对设备的来回调试，L2、L3的信号走线采用统一的长度，建议为1000mil，可有效避免接触点反射的影响。
3、结构固定板：为长方形结构，分为两个部分，一个部分设置于治具板上，另一个部分设置于待测试板卡上，两个部分相搭配使用，用于将治具板与待测试板卡紧密结合，从而实现待测试板卡CPU芯片实际走线的稳定量测。
在一种示例性实例中，本发明以因特尔Intel Skylake CPU的结构设计为例，如图5所示。4个拐角处均设计有通孔，直接套在待测试板卡CPU底座的定位柱上，在长边设计有2个通孔，短边设计一个通孔，通过螺丝与待测试板卡的上CPU底座定位螺纹孔进行连接，以实现治具板与待测试板卡的稳定连接。
本申请实施例还提供一种阻抗测试方法，应用于上述实施例中任一项所述的阻抗测试结构，如图6所示，包括：
步骤301、获取待测试设备的信号。
步骤302、根据获得的信号进行阻抗测试。
本申请实施例还提供一种阻抗测试方法，包括：
首先、将Riser板与治具板进行焊接，注意防呆标识。
然后、将焊接好的治具板放在CPU底座上，同样在安装前注意治具板与待测试板卡的防呆丝印的对应，避免安装错误。
接着、将结构固定板放在治具板的标识区上，使用螺丝将待测试板卡与治具板进行锁住，保证治具板与CPU底座的稳定连接。
最后、使用TDR测试设备点测治具板上标识的信号走线，实现测试信号阻抗的量测。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种阻抗测试结构，其特征在于，所述阻抗测试结构设置在待测试设备上，用于导出所述待测试设备的信号以进行阻抗测试。
2.根据权利要求1所述的阻抗测试结构，其特征在于，所述待测试设备包括：待测试设备本体和位于所述待测试设备本体上的中央处理器CPU底座；其中，所述CPU底座中设有背向所述待测试设备本体的凹槽；
所述阻抗测试结构设置在所述CPU底座上，且与所述凹槽相接触。
3.根据权利要求2所述的阻抗测试结构，其特征在于，所述阻抗测试结构包括：垫板和位于所述垫板上的治具板；
所述垫板嵌入所述凹槽中，用于导出所述信号至所述治具板；
所述治具板用于导出所述信号以进行阻抗测试。
4.根据权利要求3所述的阻抗测试结构，其特征在于，所述治具板包括：导入层、信号层和导出层；
所述导入层与所述垫板相接触，用于导入所述信号至所述信号层；
所述信号层位于所述导入层和所述导出层之间，用于根据已设置的信号布线处理所述信号，并将处理后的信号传输至所述导出层；
所述导出层用于导出所述信号，以进行阻抗测试。
5.根据权利要求4所述的阻抗测试结构，其特征在于，当所述信号的种类包括多种时，所述信号层包括：多个子信号层，每个子信号层用于对一种信号进行处理，每两个子信号层之间的信号布线采用非平行方式，且每个子信号层的信号布线的长度相等，均为1000mil；
所述导出层包括：多个用于导出信号的输出端；其中，每个输出端用于导出一种信号；
所述导出层还用于将所述信号根据预设规则进行区分，并将区分后的信号导出至对应的输出端。
6.根据权利要求3所述的阻抗测试结构，其特征在于，所述治具板包括：超级路径互联接口UPI总线治具板、高速串行计算机扩展总线标准PCIE总线治具板、直接媒体接口DMI总线治具板、双数据速率DDR总线治具板中至少一种。
7.根据权利要求3所述的阻抗测试结构，其特征在于，所述垫板的高度大于凹槽的深度。
8.一种阻抗测试装置，其特征在于，包括：待测试设备以及如权利要求1-7任一项所述的阻抗测试结构。
9.根据权利要求8所述的阻抗测试装置，其特征在于，所述阻抗测试装置还包括：设置于以下部件至少之一上的固定装置；所述以下部件包括：所述阻抗测试结构上和所述待测试设备；
其中，所述固定装置用于固定所述阻抗测试结构和所述待测试设备。
10.一种阻抗测试方法，应用于如权利要求1-7任一项所述的阻抗测试结构，其特征在于，包括：
获取待测试设备的信号；
根据获得的信号进行阻抗测试。
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