CN110491796A - 3d磁传感器的漏电流测试结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种3D磁传感器的漏电流测试结构及其形成方法，包括：第一金属层、与所述第一金属层通过第一通孔连通的第二金属层，位于所述第一金属层和第二金属层上的二氧化硅层、所述二氧化硅层内形成有沟槽，位于所述二氧化硅层表面并且通过第二通孔与第二金属层连通的氮化钛层，位于所述氮化钛层上与所述氮化钛层连通的第一测试键，位于所述第二层氮化硅上的与所述磁阻层连接的第二测试键，所述第一测试键和所述第二测试键具有一定距离。在本发明提供的3D磁传感器的漏电流测试结构及其形成方法，可用于检测外界磁场；同时，通过测试第一测试键和第二测试键是否连通，可以检测第一金属层和磁阻层是否短路。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种3D磁传感器的漏电流测试结构及其形成方法。
背景技术
磁传感器是可以将各种磁场及其变化的量转变成电信号输出的器件，磁传感器包括巨磁阻传感器(G ia n t Mag ne to R es is ti ve Se ns o r，GMR)、各向异性磁阻传感器(Anisotropic Magneto Resistive Sensor，AMR)等。以各向异性磁阻传感器为例，镍铁合金层作为磁阻层。当外界磁场施加到磁阻层上时，磁阻层的磁畴旋转，使得磁阻层的电阻发生改变，磁阻层电阻的变化就反应在输出电压变化，实现检测外加磁场的目的。
现有技术中，形成3D磁传感器的方法为，提供一CMOS器件，在CMOS器件上形成绝缘层，绝缘层内形成沟槽，沉积氮化硅覆盖绝缘层、沟槽的底部和沟槽的侧壁，在氮化硅上形成镍铁合金层，在镍铁合金层上形成氮化钽。接着刻蚀部分氮化钽和镍铁合金层，形成磁阻层，磁阻层包括位于沟槽一侧壁上的镍铁合金层，以及与此侧壁连接的氮化硅平面上的镍铁合金层。磁阻层可以实现检测外加磁场的作用。但是现有技术中，由于制成稳定性和均匀性的问题，可能导致磁阻层和CMOS器件产生漏电，最终导致磁阻性能降低。
发明内容
本发明的目的在于提供一种3D磁传感器的漏电流测试结构及其形成方法，可以检测磁阻层和CMOS器件之间是否漏电，最终提高磁阻性能。
为了达到上述目的，本发明提供了一种3D磁传感器的漏电流测试结构的形成方法，包括：
提供一CMOS器件，所述CMOS器件包括第一金属层，位于所述第一金属层上并且与所述第一金属层通过第一通孔连接的第二金属层；
沉积二氧化硅层，覆盖所述第一金属层和所述第二金属层，刻蚀部分所述二氧化硅层露出所述第二金属层表面形成第二通孔；
在所述二氧化硅层上沉积氮化钛层覆盖所述第二通孔，刻蚀剩余的所述二氧化硅层露出第一金属层形成第一沟槽；
在所述氮化钛层、二氧化硅层上形成第一层氮化硅、磁阻层和氮化钽，并形成第二沟槽；
刻蚀第二沟槽底部的所述氮化钽和所述磁阻层露出所述第一层氮化硅；
沉积第二层氮化硅，覆盖所述第一层氮化硅和所述氮化钽，刻蚀所述氮化钛层上的第一层氮化硅和第二层氮化硅露出所述氮化钛层形成第三通孔，刻蚀所述磁阻层上的第二层氮化硅、所述氮化钽和所述第一层氮化硅露出磁阻层形成第四通孔；
沉积第三金属层覆盖所述第三通孔、所述第四通孔和所述第二层氮化硅，刻蚀所述第三金属层形成位于所述第三通孔和所述第四通孔上的第一测试键，位于所述磁阻层上的第二测试键，所述第一测试键和所述第二测试键具有一定的距离。
可选的，在磁传感器的形成方法中，在形成二氧化硅层后，所述3D磁传感器的漏电流测试结构的形成方法还包括：研磨二氧化硅层表面使二氧化硅层表面平坦。
可选的，在磁传感器的形成方法中，所述磁阻层的材料为镍铁合金。
可选的，在磁传感器的形成方法中，所述金属层的材料为铝。
可选的，在磁传感器的形成方法中，所述第二通孔的数量为一个或多个。
相应地，本发明还提供了如上述磁传感器的形成方法形成的3D磁传感器的漏电流测试结构，包括：第一金属层、与所述第一金属层通过第一通孔连通的第二金属层，位于所述第一金属层和第二金属层上的二氧化硅层、所述二氧化硅层内形成有沟槽，位于所述二氧化硅层表面并且通过第二通孔与第二金属层连通的氮化钛层，依次位于所述沟槽一侧壁上的所述二氧化硅层上的第一层氮化硅、磁阻层、氮化钽和第二层氮化硅，位于所述氮化钛层上与所述氮化钛层连通的第一测试键，位于所述第二层氮化硅上的与所述磁阻层连接的第二测试键，所述第一测试键和所述第二测试键具有一定距离。
综上，在本发明提供的3D磁传感器的漏电流测试结构的形成方法和3D磁传感器的漏电流测试结构中，第一金属层上形成二氧化硅，刻蚀二氧化硅形成沟槽，磁阻层位于沟槽侧壁上，用于检测外界磁场；磁阻层与所述第二测试键连接，所述第一金属层通过第一通孔、第二通孔、氮化钛层以及第二金属层与第一测试键连通，通过测试第一测试键和第二测试键是否连通，可以检测第一金属层和磁阻层是否短路。
附图说明
图1是本发明实施例的3D磁传感器的漏电流测试结构的形成方法的流程图；
图2-图9是本发明实施例的3D磁传感器的剖面示意图；
图中：111-第一金属层、112-第二金属层、113-第一通孔、114-二氧化硅层、115-第二通孔、116-氮化钛层、117-第一沟槽、118-第一侧壁、119-沟槽底部、120-第二侧壁、122-磁阻层、123-氮化钽、124-第二沟槽、125-第二层氮化硅、126-第三通孔、127-第四通孔、128-第一测试键、129-第二测试键。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参照图1，本发明提供了一种3D磁传感器的漏电流测试结构的形成方法，包括：
S11：提供一CMOS器件，所述CMOS器件包括第一金属层，位于所述第一金属层上并且与所述第一金属层通过第一通孔连接的第二金属层；
S12：沉积二氧化硅层，覆盖所述第一金属层和所述第二金属层，刻蚀部分所述二氧化硅层露出所述第二金属层表面形成第二通孔；
S13：在所述二氧化硅层上沉积氮化钛层覆盖所述第二通孔，刻蚀剩余的所述二氧化硅层露出第一金属层形成第一沟槽；
S14：在所述氮化钛层、二氧化硅层上形成第一层氮化硅、磁阻层和氮化钽，并形成第二沟槽；
S15：刻蚀第二沟槽底部的所述氮化钽和所述磁阻层露出所述第一层氮化硅；
S16：沉积第二层氮化硅，覆盖所述第一层氮化硅和所述氮化钽，刻蚀所述氮化钛层上的第一层氮化硅和第二层氮化硅露出所述氮化钛层形成第三通孔，刻蚀所述磁阻层上的第二层氮化硅、所述氮化钽和所述第一层氮化硅露出磁阻层形成第四通孔；
S17：沉积第三金属层覆盖所述第三通孔、所述第四通孔和所述第二层氮化硅，刻蚀所述第三金属层形成位于所述第三通孔和所述第四通孔上的第一测试键，位于所述磁阻层上的第二测试键，所述第一测试键和所述第二测试键具有一定的距离。
参照图2，提供一CMOS器件，CMOS器件包括CMOS的第一金属层111，以及CMOS的第二金属层112，第二金属层112和第一金属层111通过第一通孔113连接，第一通孔113的数量为多个，本实施例为三个，在第一金属层111和第二金属层112上沉积二氧化硅层114，覆盖第一金属层111和第二金属层112，研磨二氧化硅层114表面使其平坦化。
参照图3，对二氧化硅层114表面进行光刻露出第二金属层112的表面，形成第二通孔115，第二通孔115的数量为多个，本实施例第二通孔115的为三个，第二通孔115和第一通孔113的位置可以对齐也可以不对齐，向第二通孔115内沉积氮化钛或钛，之后再沉积钨，研磨钨表面使其平坦并且与第二通孔115齐平。
继续参照图3，在二氧化硅层114上沉积氮化钛层116覆盖第二通孔115。部分刻蚀剩余的二氧化硅层114形成第一沟槽117，第一沟槽117具有第一侧壁118、沟槽底部119和第二侧壁120，沟槽底部119对准第一金属层111，第一侧壁118和氮化钛层116之间具有一定的距离。
参照图4，沉积第一层氮化硅121，覆盖氮化钛层116、剩余的二氧化硅层114、第一侧壁118、沟槽底部119和第二侧壁120。
参照图5，沉积镍铁金属层形成磁阻层122，磁阻层122覆盖第一层氮化硅121，之后沉积氮化钽123，形成的氮化钽123覆盖磁阻层122，沉积的氮化钽123形成第二沟槽124。
参照图6，依次刻蚀氮化钛层116上方的氮化钽123和磁阻层122露出第一层氮化硅121，氮化钽123的刻蚀方法为光刻，磁阻层122的刻蚀方法为粒子轰击法，并且还依次刻蚀第二沟槽124的底部的氮化钽123和磁阻层122露出第一层氮化硅121。
参照图7，沉积第二层氮化硅125，覆盖第一层氮化硅121和氮化钽123，刻蚀氮化钛层116上的第一层氮化硅121和第二层氮化硅125露出氮化钛层116表面形成一个或多个通孔，记为第三通孔126，刻蚀磁阻层122上方的第二层氮化硅125、氮化钽123露出磁阻层121表面形成一个或多个通孔，记为第四通孔127。第四通孔127的位置可以是在第一侧壁上或者第一侧壁与氮化钛层之间的平面处，也可以是第一侧壁或第二侧壁上。
参照图8和图9，沉积第三金属层，覆盖第三通孔126、第四通孔127和第二层氮化硅125，刻蚀部分第三金属层，剩余的第三金属层覆盖第三通孔126和第四通孔127，将覆盖第三通孔126的第三金属层记为第一测试键128，将覆盖第四通孔127的第三金属层记为第二测试键129，第一测试键128和第二测试键129具有一定的距离。通过连通第一测试键128和第二测试键129即可测试第一金属层111是否与磁阻层122漏电。
相应的，参照图9，本发明还提供了一种3D磁传感器的漏电流测试结构，包括：第一金属层111、与所述第一金属层111通过第一通孔113连通的第二金属层112，位于所述第一金属层111和第二金属层112上的二氧化硅层114、所述二氧化硅层114内形成有沟槽，位于所述二氧化硅层114表面并且通过第二通孔115与第二金属层112连通的氮化钛层116，依次位于所述沟槽一侧壁上的所述二氧化硅层114上的第一层氮化硅121、磁阻层122、氮化钽123和第二层氮化硅125，位于所述氮化钛层116上与所述氮化钛层116连通的第一测试键128，位于所述第二层氮化硅125上的与所述磁阻层122连接的第二测试键129，所述第一测试键128和所述第二测试键129具有一定距离。该3D磁传感器是采用上述3D磁传感器的漏电流测试结构的形成方法形成的。
综上，在本发明实施例提供的3D磁传感器的漏电流测试结构的形成方法和3D磁传感器的漏电流测试结构中，第一金属层上形成二氧化硅，刻蚀二氧化硅形成沟槽，磁阻层位于沟槽侧壁上，用于检测外界磁场；磁阻层与所述第二测试键连接，所述第一金属层通过第一通孔、第二通孔、氮化钛层以及第二金属层与第一测试键连通，通过测试第一测试键和第二测试键是否连通，可以检测第一金属层和磁阻层是否短路。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (6)
1.一种3D磁传感器的漏电流测试结构的形成方法，其特征在于，包括：
提供一CMOS器件，所述CMOS器件包括第一金属层，位于所述第一金属层上并且与所述第一金属层通过第一通孔连接的第二金属层；
沉积二氧化硅层，覆盖所述第一金属层和所述第二金属层，刻蚀部分所述二氧化硅层露出所述第二金属层表面形成第二通孔；
在所述二氧化硅层上沉积氮化钛层覆盖所述第二通孔，刻蚀剩余的所述二氧化硅层露出第一金属层形成第一沟槽；
在所述氮化钛层、二氧化硅层上形成第一层氮化硅、磁阻层和氮化钽，并形成第二沟槽；
刻蚀第二沟槽底部的所述氮化钽和所述磁阻层露出所述第一层氮化硅；
沉积第二层氮化硅，覆盖所述第一层氮化硅和所述氮化钽，刻蚀所述氮化钛层上的第一层氮化硅和第二层氮化硅露出所述氮化钛层形成第三通孔，刻蚀所述磁阻层上的第二层氮化硅、所述氮化钽和所述第一层氮化硅露出磁阻层形成第四通孔；
沉积第三金属层覆盖所述第三通孔、所述第四通孔和所述第二层氮化硅，刻蚀所述第三金属层形成位于所述第三通孔和所述第四通孔上的第一测试键，位于所述磁阻层上的第二测试键，所述第一测试键和所述第二测试键具有一定的距离。
2.如权利要求1所述的3D磁传感器的漏电流测试结构的形成方法，其特征在于，在形成二氧化硅层后，所述3D磁传感器的漏电流测试结构的形成方法还包括：研磨二氧化硅层表面使二氧化硅层表面平坦。
3.如权利要求1所述的3D磁传感器的漏电流测试结构的形成方法，其特征在于，所述磁阻层的材料为镍铁合金。
4.如权利要求1所述的3D磁传感器的漏电流测试结构的形成方法，其特征在于，所述金属层的材料为铝。
5.如权利要求1所述的3D磁传感器的漏电流测试结构的形成方法，其特征在于，所述第二通孔的数量为一个或多个。
6.一种如权利要求1-5中任一项的3D磁传感器的漏电流测试结构的形成方法形成的3D磁传感器的漏电流测试结构，其特征在于，包括：第一金属层、与所述第一金属层通过第一通孔连通的第二金属层，位于所述第一金属层和第二金属层上的二氧化硅层、所述二氧化硅层内形成有沟槽，位于所述二氧化硅层表面并且通过第二通孔与第二金属层连通的氮化钛层，依次位于所述沟槽一侧壁上的所述二氧化硅层上的第一层氮化硅、磁阻层、氮化钽和第二层氮化硅，位于所述氮化钛层上与所述氮化钛层连通的第一测试键，位于所述第二层氮化硅上的与所述磁阻层连接的第二测试键，所述第一测试键和所述第二测试键具有一定距离。
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