CN110489167B - 双内核码流下载方法、装置、计算机设备及存储介质 - Google Patents

Abstract

本发明公开了一种双内核码流下载方法、装置、计算机设备及存储介质，其中，该双内核码流下载方法包括：获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序；依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流；将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核；对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。该双内核码流下载方法可一次性下载FPGA内核码流到双内核硬件系统中的MCU内核和FPGA内核中，提高下载并启动双内核硬件系统中的MCU内核和FPGA内核的效率。

Description

双内核码流下载方法、装置、计算机设备及存储介质

技术领域

本发明涉及FPGA芯片启动技术领域，尤其涉及一种双内核码流下载方法、装置、计算机设备及存储介质。

背景技术

随着FPGA(Field－Programmable Gate Array，现场可编程门阵列)技术飞速发展，MCU(Microcontroller Unit，微控制单元)与FPGA的硬件结合系统应用越来越广泛。MCU与FPGA硬件结合系统是指FPGA将MCU内核、存储器和外设等与FPGA内核连接起来，构成一个MCU内核加FPGA内核的双内核硬件系统。双内核硬件系统中的MCU软核，是基于FPGA四位查找表、D类型触发器、数字信号处理器和块状存储器等逻辑资源以实现集合MCU内核、总线系统、存储单元及外部设备的系统。结合FPGA可编程的特点，MCU软核具有良好的扩展性，可以根据不同应用场景扩展外部设备。

基于FPGA实现的双内核硬件系统，包含FPGA内核和MCU内核，所以下载用以驱动FPGA内核和MCU内核的驱动码流时，既要下载FPGA内核对应的FPGA码流，也要下载MCU内核对应的MCU码流，即一次设计，涉及两次下载过程，流程复杂，不利于设计人员进行快速开发。如何提高基于FPGA实现的双内核硬件系统的驱动码流的下载效率成为亟待解决的问题。

发明内容

本发明实施例提供一种双内核码流下载方法、装置、计算机设备及存储介质，以解决提高基于FPGA实现的双内核硬件系统的驱动码流的下载效率问题。

一种双内核码流下载方法，包括：

获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序；

依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流，FPGA内核码流包括MCU码流和FPGA码流；

将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核；

对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。

一种双内核码流下载装置，包括：

获取硬件设计模块，用于获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序；

提取内核码流模块，用于依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流，FPGA内核码流包括MCU码流和FPGA码流；

下载FPGA码流模块，用于将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核；

启动双内核模块，用于对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。

一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述双内核码流下载方法。

一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述双内核码流下载方法。

上述双内核码流下载方法、装置、计算机设备及存储介质，通过分析双内核设计获取包括MCU码流和FPGA码流的FPGA内核码流，并一次性下载到双内核硬件系统中的MCU内核和FPGA内核中，避免重复分别下载MCU码流和FPGA码流，提高下载并启动双内核硬件系统中的MCU内核和FPGA内核的效率，简化下载启动流程，降低双内核硬件系统的系统设计与应用的复杂度，提高设计与开发效率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例中双内核码流下载方法的应用环境示意图；

图2是本发明一实施例中双内核码流下载方法的流程图；

图3是本发明一实施例中双内核码流下载方法的另一流程图；

图4是本发明一实施例中双内核码流下载方法的另一流程图；

图5是本发明一实施例中双内核码流下载方法的另一流程图；

图6是本发明一实施例中双内核码流下载方法的另一流程图；

图7是本发明一实施例中双内核码流下载方法的总体流程图；

图8是本发明一实施例中双内核码流下载装置的示意图；

图9是本发明一实施例中计算机设备的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供的双内核码流下载方法，可应用在如图1的应用环境中，该双内核码流下载方法应用在双内核码流下载系统中，该双内核码流下载系统包括客户端、双内核硬件系统和服务器，客户端和双内核硬件系统分别与服务器通过网络进行通信，用于实现双内核码流下载方法。其中，客户端又称为用户端，是指与服务器相对应,为客户提供本地服务的程序。客户端可安装在但不限于各种个人计算机、笔记本电脑、智能手机、平板电脑和便携式可穿戴设备上，用于与用户进行人机交互。服务器可以用独立的服务器或者是多个服务器组成的服务器集群来实现。

在一实施例中，如图2所示，提供一种双内核码流下载方法，以该方法应用在图1中的服务器为例进行说明，具体包括如下步骤：

S10.获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序。

其中，双内核硬件设计是同时包括FPGA硬件设计和MCU硬件设计的设计布图，该布图用以展示实际电路板上FPGA内核硬件和MCU内核硬件的布局布线方式。其中，FPGA内核硬件可包括FPGA芯片、块状存储器、总线系统、FPGA闪存及外部设备等硬件，MCU则为软核，是采用硬件描述语言实现的MCU硬件电路。进一步地，MCU内核硬件设计是MCU内核与每一FPGA内核硬件如何进行实际连接的布局布线图。FPGA内核硬件设计是每一FPGA内核硬件之间，以及每一FPGA内核硬件与MCU内核之间如何进行实际连接的布局布线图。

可以理解地，存在FPGA内核硬件和MCU内核硬件的布局布线方式，也即存在基于布局布线方式形成的硬件分布顺序，该硬件分布顺序也即为双内核硬件设计对应的双内核分布顺序。比如，可按双内核硬件设计上某条布线的走向，也即上电时电流的走向，顺次获取FPGA内核硬件或MCU内核硬件，形成该布线方向的硬件分布顺序。服务器可综合多条布线方向对应的硬件分布顺序，从而形成该双内核硬件设计对应的双内核分布顺序。

步骤S10中，服务器可基于双内核硬件设计进行综合分析得到双内核分布顺序，且该双内核分布顺序是依据上电时电流依次经过的FPGA内核硬件或MCU内核硬件形成的顺序，便于服务器后续基于该双内核分布顺序获取FPGA内核硬件或MCU内核硬件对应的驱动指令，用以驱动FPGA内核硬件或MCU内核硬件进行启动。进一步地，于本实施例，对于FPGA内核硬件对应的驱动指令为FPGA码流，同样的，对于MCU内核硬件对应的驱动指令为MCU码流。

S20.依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流，FPGA内核码流包括MCU码流和FPGA码流。

其中，FPGA内核块状存储单元是用以存储驱动指令以及编程数据的存储单元。具体地，FPGA的逻辑是通过向FPGA内核块状存储单元加载编程数据来实现的，存储在FPGA内核块状存储单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

FPGA内核码流是依据双内核分布顺序存储的用以启动FPGA内核硬件或MCU内核硬件的驱动指令。

具体地，服务器可依据双内核分布顺序，从FPGA内核块状存储单元中依序提取FPGA内核硬件或MCU内核硬件对应的驱动指令也即FPGA内核码流。举例说明，若服务器读取到当前的内核硬件为某一FPGA内核硬件，则服务器基于该FPGA内核硬件对应的硬件标识，从FPGA内核块状存储单元基于该硬件标识进行匹配获取该FPGA内核硬件对应的FPGA码流，并将该FPGA码流依序添加到FPGA闪存中，直至服务器可依据双内核分布顺序读取完所有的FPGA内核硬件或MCU内核硬件，并将匹配得到的所有FPGA码流或MCU码流依序写入FPGA闪存中，形成FPGA内核码流，用以将该FPGA内核码流下载到双内核硬件设计对应的双内核硬件系统中启动FPGA内核硬件和MCU内核硬件。

步骤S20中，服务器可依据双内核分布顺序，从FPGA内核块状存储单元中提取出FPGA内核码流并存储到FPGA闪存中，便于后续服务器可基于该FPGA闪存快速将FPGA内核码流下载到双内核硬件系统中，以便同时启动双内核硬件系统中的FPGA内核硬件和MCU内核硬件。

优选地，双内核硬件设计包括MCU内核硬件设计和FPGA内核硬件设计。在步骤20中，即依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流，具体包括如下步骤：

S21.依据双内核分布顺序，依序从FPGA内核块状存储单元中提取MCU内核硬件设计中每一MCU内核硬件对应的FPGA存储单元初始值形成MCU码流，以及依序从FPGA内核块状存储单元中提取FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA内核布局初始值形成FPGA码流。

具体地，本步骤已在S20中进行详细描述，为了避免重复此处不再赘述。

步骤S21中，服务器可依据双内核分布顺序，依序从FPGA内核块状存储单元中提取MCU码流，以及依序从FPGA内核块状存储单元中提取FPGA码流，以便依序分别保存MCU码流和FPGA码流形成可一次性启动FPGA内核硬件和MCU内核硬件的FPGA内核码流，

S30.将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核。

步骤S30中，服务器依序读取FPGA闪存中FPGA内核码流，若读取的FPGA内核码流属于MCU码流，则将MCU码流下载到MCU内核中，同样的，若读取的FPGA内核码流属于FPGA码流，则将FPGA码流下载到FPGA内核中，以完成一次性将FPGA闪存中FPGA内核码流全部读入对应的内核中，避免两次分别读入MCU内核和FPGA内核，提高读入效率，降低开发复杂度。

S40.对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。

其中，上电复位是指上电压从无到有，在重置处会先处于高电平一段时间，然后由于该点通过电阻接地，则重置该点的电平会逐渐的改变为低电平，从而使得单片机复位口电平从1转到0，达到给单片机复位功能的一种复位方式。

具体地，数字电路刚通电时都需要进行复位，目的是使系统进入初始状态，以便随时接受各种指令进行工作，以防止现场崩溃或者宕机的情况。

由微控制器形成的SoC(System on Chip，片上系统)，其正常工作是只有0低电平和1高电平这两个电平状态，属于离散系统。而供给芯片的电源输入却是模拟电路，属于连续线性系统。合上电路开关，微控制器芯片的VDD(电源电压)和VSS(电源负极)之间的电压要达到数字芯片可正常工作的电压是需要几毫秒到十几毫秒的过程的。

又因为微控制器是数字电路芯片，其是需要时钟信号才能工作。不管是内部芯片自带的低频RC振荡器还是外接晶振或者其他时钟电路，从上电到时钟电路正常起振也是需要时间的。一般地，微控制器在给电的10毫秒内电源开始升到正常供电水平，但至少500毫秒后才开始正常输出时钟(之前的虽然有时钟信号，也可以让微控制器工作，但波形不稳定，按此状态运行的微控制器容易出错)，所以，需要在芯片上电的时候给复位端一个复位信号让微控制器在刚上电的时间停止工作。

步骤S40中，服务器在对双内核硬件系统进行上电复位时采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核，可一次性同时启动FPGA内核和MCU内核，简化基于FPGA的双内核的下载启动过程，降低双内核系统设计与应用的复杂度。

本实施例提供的双内核码流下载方法中，服务器通过分析双内核设计获取包括MCU码流和FPGA码流的FPGA内核码流，并一次性下载到双内核硬件系统中的MCU内核和FPGA内核中，避免重复分别下载MCU码流和FPGA码流，提高下载并启动双内核硬件系统中的MCU内核和FPGA内核的效率，简化下载启动流程，降低双内核硬件系统的系统设计与应用的复杂度，提高设计与开发效率。

在一实施例中，双内核硬件设计包括MCU内核硬件设计和FPGA内核硬件设计。如图3所示，在步骤10中，即获取双内核硬件设计对应的双内核分布顺序，具体包括如下步骤：

S11.依据双内核硬件设计对应的布局位置，依序分别获取MCU内核硬件设计中每一MCU内核硬件对应的MCU硬件布局顺序，以及FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA硬件布局顺序。

其中，MCU硬件布局顺序是在双内核硬件设计中依据布局布线的电流走向依次经过的每一MCU内核硬件，而形成的MCU硬件布局顺序，比如，布局布线中的某条线路依序分别经过FPGA四位查找表、D类型触发器和数字信号处理器，则该条线路对应的MCU硬件布局顺序即为FPGA四位查找表、D类型触发器和数字信号处理器。

FPGA硬件布局顺序是在双内核硬件设计中依据布局布线的电流走向依次经过的每一FPGA内核硬件，而形成的FPGA硬件布局顺序。

步骤S11中，服务器可依据双内核硬件设计对应的布局位置，依序分别清晰地获取MCU硬件布局顺序和FPGA硬件布局顺序，便于后续按正确的顺序分别匹配出每一MCU内核硬件或每一FPGA内核硬件对应的驱动指令。

S12.结合MCU硬件布局顺序和FPGA硬件布局顺序，形成双内核硬件设计对应的双内核分布顺序。

步骤S12中，服务器可按实际布局布线顺序综合MCU硬件布局顺序和FPGA硬件布局顺序，形成双内核硬件设计对应的双内核分布顺序，利于后续按正确的顺序分别匹配出每一MCU内核硬件或每一FPGA内核硬件对应的驱动指令。

步骤S11至S12中，服务器可依据双内核硬件设计对应的布局位置，依序分别清晰地获取MCU硬件布局顺序和FPGA硬件布局顺序，按实际布局布线顺序综合MCU硬件布局顺序和FPGA硬件布局顺序，形成双内核硬件设计对应的双内核分布顺序，便于后续按正确的顺序分别匹配出每一MCU内核硬件或每一FPGA内核硬件对应的驱动指令。

在一实施例中，如图4所示，在步骤S10之前，即在获取双内核硬件设计之前，双内核码流下载方法还具体包括如下步骤：

S111.获取MCU内核软件设计，MCU内核软件设计包括至少一个MCU内核硬件对应的MCU内核软件线程。

其中，软件设计是从MCU软件需求出发，根据需求分析阶段确定的功能设计软件系统的整体结构、划分功能模块、确定每个模块的实现算法以及编写具体的代码，形成软件的具体设计方案。于本实施例，MCU内核软件设计是用以结合FPGA内核硬件形成特定功能的设计方案。

MCU内核软件线程是服务器给每一MCU内核硬件实现其特定运行功能预留的线程，比如，服务器可给MCU芯片预留逻辑线程，给MCU块状存储器预留存储线程等。

步骤S111中，服务器可基于MCU内核软件设计中的每一MCU内核硬件预留MCU内核软件线程，利于每一MCU内核软件线程可实现多线程运行，提高系统运行效率。

S112.对MCU内核软件线程进行编译链接，获取MCU内核硬件对应的MCU设计映像。

其中，编译是把MCU内核软件线程经过预编译生成的文件进行一系列语法分析、词法分析以及语义分析优化后生成相应的汇编代码文件。

链接是在MCU内核软件线程被分割为多个汇编代码文件以后，这些汇编代码文件之间最后组合形成一个单一的任务的组合过程。汇编代码文件之间如何组合的问题可以归结为汇编代码文件之间如何通信的问题，最常见的属于静态语言的C或C++之间通信的方式，一种是模块之间的函数调用，另外一种是模块间的变量访问。函数访问须知道目标函数的地址，变量访问也须知道目标变量的地址，这两种方式都可以归结为一种方式，就是模块之间的符号引用，这个模块组合的过程就是链接。

MCU设计映像也即经过MCU内核软件线程进行编译链接后得到的MCU驱动指令的组合形成的映像文件。进一步地，映像文件是将资料和程序结合而成的文件，它将来源资料经过格式转换后在硬盘上存成与目的光盘内容完全一样的文件，然后可将这个文件以一比一对应的方式刻入目的盘中，与本实施例，目的盘即为MCU内核。

步骤S112中，服务器可对MCU内核软件线程进行编译链接，获取MCU设计映像，该MCU设计映像利于将目的盘的内容变成文件的形式进行传递，而且还可通过刻录软件将原目的盘的内容进行完全还原(刻录)到新的空白目的盘上。

S113.对MCU设计映像进行映像格式转换，形成与FPGA内核块状存储单元的初始值格式相匹配的MCU内核映像。

其中，MCU内核映像是将MCU设计映像经过格式转换，形成符合FPGA内核块状存储单元的初始值格式的映像。具体地，服务器可采用格式转换工具将MCU设计映像进行映像格式转换，获取MCU内核映像。

步骤S113中，服务器将MCU设计映像进行映像格式转换后获取MCU内核映像，利于后续FPGA可迅速读取存储在FPGA内核块状存储单元的MCU内核映像，并将其下载到MCU内核，无需另行下载加快下载效率。

S114.将MCU内核映像存储到FPGA内核块状存储单元，形成MCU内核硬件对应的FPGA存储单元初始值。

步骤S114中，服务器可将MCU内核映像存储到FPGA内核块状存储单元形成FPGA存储单元初始值，也即服务器可记录MCU内核映像在FPGA内核块状存储单元的存储位置，便于后续基于该存储位置迅速查找到该MCU内核映像对应的FPGA存储单元初始值，并进行读取。

步骤S111至S114中，服务器可基于MCU内核软件设计中的每一MCU内核硬件预留MCU内核软件线程，利于每一MCU内核软件线程可实现多线程运行，提高系统运行效率。服务器可对MCU内核软件线程进行编译链接，获取MCU设计映像，该MCU设计映像利于将目的盘的内容变成文件的形式进行传递，而且还可通过刻录软件将原目的盘的内容进行完全还原(刻录)到新的空白目的盘上。服务器将MCU设计映像进行映像格式转换后获取MCU内核映像，利于后续FPGA可迅速读取存储在FPGA内核块状存储单元的MCU内核映像，并将其下载到MCU内核，无需另行下载加快下载效率。服务器可将MCU内核映像存储到FPGA内核块状存储单元形成FPGA存储单元初始值，也即服务器可记录MCU内核映像在FPGA内核块状存储单元的存储位置，便于后续基于该存储位置迅速查找到该MCU内核映像对应的FPGA存储单元初始值，并进行读取。

在一实施例中，如图5所示，在步骤S10之前，即在获取双内核硬件设计之前，双内核码流下载方法还具体包括如下步骤：

S121.获取MCU内核软件设计，对MCU内核软件设计进行硬件接口分析，提取MCU内核软件设计中每一内核硬件接口对应的MCU内核硬件。

其中，硬件接口分析是基于对MCU内核软件设计中设计的某个特定功能对应的MCU内核硬件进行分析和提取的过程。比如，某个MCU内核软件设计中涉及的过程为从内存中调取具体数据，则该硬件接口分析得到的MCU内核硬件为MCU存储单元。

具体地，从硬件和软件之间的关系来看，硬件和软件是一个完整的计算机系统互相依存的两大部分，它们的关系主要体现在以下几个方面。

⑴硬件和软件互相依存，硬件是软件赖以工作的物质基础，软件的正常工作是硬件发挥作用的唯一途径。计算机系统必须要配备完善的软件系统才能正常工作，且充分发挥其硬件的各种功能。

⑵硬件和软件无严格界线，随着计算机技术的发展，在许多情况下，计算机的某些功能既可以由硬件实现，也可以由软件来实现。因此，硬件与软件在一定意义上说没有绝对严格的界面。

⑶硬件和软件协同发展，计算机软件随硬件技术的迅速发展而发展，而软件的不断发展与完善又促进硬件的更新，两者密切地交织发展，缺一不可。

步骤S121中，服务器可基于MCU内核软件设计提取每一内核硬件接口对应的MCU内核硬件，进一步地，可形成MCU内核硬件列表，用以后续快速基于该MCU内核硬件列表匹配出对应的MCU内核硬件，快速完善MCU内核硬件系统。

S122.综合所有内核硬件接口对应的MCU内核硬件，形成MCU内核硬件设计。

具体地，每一MCU内核硬件之间存在着布局布线的连接关系，服务器可基于所有的连接关系形成总体MCU内核硬件设计。

步骤S122中，服务器可综合所有MCU内核硬件形成具有布局布线顺序的MCU内核硬件设计，便于后续服务器基于该MCU内核硬件设计获取对应的驱动指令并进行按序下载，以快速启动MCU内核硬件系统。

S123.将MCU内核硬件设计与FPGA内核硬件设计进行集成，形成双内核硬件设计。

具体地，FPGA内核硬件设计的形成过程与MCU内核硬件设计的形成过程相同，为了避免重复此处不再赘述。而MCU内核硬件设计与FPGA内核硬件设计之间还存在布局布线的连接关系，服务器依据两者的布局布线连接关系将两者进行合成后，即可得到双内核硬件设计。

步骤S123中，服务器可基于MCU内核硬件设计与FPGA内核硬件设计进行集成，形成双内核硬件设计，便于直观地从设计图即可查看双内核硬件设计的布局布线，利于后续基于该双内核硬件设计进行布局布线调整，提高双内核硬件设计系统的灵活性。

步骤S121至S123中，服务器可基于MCU内核软件设计提取每一内核硬件接口对应的MCU内核硬件，进一步地，可形成MCU内核硬件列表，用以后续快速基于该MCU内核硬件列表匹配出对应的MCU内核硬件，快速完善MCU内核硬件系统。服务器可综合所有MCU内核硬件形成具有布局布线顺序的MCU内核硬件设计，便于后续服务器基于该MCU内核硬件设计获取对应的驱动指令并进行按序下载，以快速启动MCU内核硬件系统。服务器可基于MCU内核硬件设计与FPGA内核硬件设计进行集成，形成双内核硬件设计，便于直观地从设计图即可查看双内核硬件设计的布局布线，利于后续基于该双内核硬件设计进行布局布线调整，提高双内核硬件设计系统的灵活性。

在一实施例中，如图6所示，在步骤40之后，即在对双内核硬件系统进行上电复位之后，双内核码流下载方法还具体包括如下步骤：

S401.获取复位结果和复位次数。

其中，复位结果包括操作成功和操作失败。可以理解地，操作成功也即复位成功，双内核硬件系统中的双内核正常启动。反之则为操作失败。

复位次数是记录双内核硬件系统下载FPGA内核码流后上电复位的次数。实际操作中，可能存在双内核硬件系统未成功下载FPGA内核码流的情况，系统可设置自动重新上电复位的步骤，也即重新控制双内核硬件系统下载FPGA内核码流，为了避免多次重新上电复位，系统可记录复位次数，以便在复位次数达到重新下载次数阈值时，停止重新上电复位。

步骤S401中，服务器可获取双内核硬件系统对应的复位结果和复位次数，以后续采取不同的应对机制，提高系统的纠错能力。

S402.若复位结果为操作成功，则执行采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核的步骤。

步骤S402即重复执行步骤S40，为了避免重复此处不再赘述。

步骤S402中，服务器在对双内核硬件系统进行上电复位时采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核，可一次性同时启动FPGA内核和MCU内核，简化基于FPGA的双内核的下载启动过程，降低双内核系统设计与应用的复杂度。

S403.若复位结果为操作失败，且复位次数未满足重新下载次数阈值，则重新执行将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核的步骤，更新复位次数。

步骤S403中，当复位结果为操作失败且复位次数未满足重新下载次数阈值时，说明MCU码流可能未正确下载到双内核硬件设计对应的双内核硬件系统，此时，服务器可自动启动反馈机制，重新执行将MCU码流下载到双内核硬件设计对应的双内核硬件系统，保障系统的可维护性和自我修复能力。

S404.若复位结果为操作失败，且复位次数满足重新下载次数阈值，则重新执行获取双内核硬件设计，对双内核硬件设计进行综合分析的步骤。

步骤S404中，当复位结果为操作失败且复位次数满足重新下载次数阈值时，说明FPGA内核码流可能存在问题，此时，服务器可自动启动反馈机制，重新执行获取双内核硬件设计，对双内核硬件设计进行综合分析的步骤，保障系统的可维护性和自我修复能力。

步骤S401至S404中，服务器可获取双内核硬件系统对应的复位结果和复位次数，以后续采取不同的应对机制，提高系统的纠错能力。服务器在对双内核硬件系统进行上电复位时采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核，可一次性同时启动FPGA内核和MCU内核，简化基于FPGA的双内核的下载启动过程，降低双内核系统设计与应用的复杂度。当复位结果为操作失败且复位次数未满足重新下载次数阈值时，说明MCU码流可能未正确下载到双内核硬件设计对应的双内核硬件系统，此时，服务器可自动启动反馈机制，重新执行将MCU码流下载到双内核硬件设计对应的双内核硬件系统，保障系统的可维护性和自我修复能力。当复位结果为操作失败且复位次数满足重新下载次数阈值时，说明FPGA内核码流可能存在问题，此时，服务器可自动启动反馈机制，重新执行获取双内核硬件设计，对双内核硬件设计进行综合分析的步骤，保障系统的可维护性和自我修复能力。

本实施例提供的双内核码流下载方法中，如图7所示，服务器通过分析双内核设计获取包括MCU码流和FPGA码流的FPGA内核码流，并一次性下载到双内核硬件系统中的MCU内核和FPGA内核中，避免重复分别下载MCU码流和FPGA码流，提高下载并启动双内核硬件系统中的MCU内核和FPGA内核的效率，简化下载启动流程，降低双内核硬件系统的系统设计与应用的复杂度，提高设计与开发效率。

进一步地，服务器可依据双内核硬件设计对应的布局位置，依序分别清晰地获取MCU硬件布局顺序和FPGA硬件布局顺序，按实际布局布线顺序综合MCU硬件布局顺序和FPGA硬件布局顺序，形成双内核硬件设计对应的双内核分布顺序，便于后续按正确的顺序分别匹配出每一MCU内核硬件或每一FPGA内核硬件对应的驱动指令。

进一步地，服务器可基于MCU内核软件设计中的每一MCU内核硬件预留MCU内核软件线程，利于每一MCU内核软件线程可实现多线程运行，提高系统运行效率。服务器可对MCU内核软件线程进行编译链接，获取MCU设计映像，该MCU设计映像利于将目的盘的内容变成文件的形式进行传递，而且还可通过刻录软件将原目的盘的内容进行完全还原(刻录)到新的空白目的盘上。服务器将MCU设计映像进行映像格式转换后获取MCU内核映像，利于后续FPGA可迅速读取存储在FPGA内核块状存储单元的MCU内核映像，并将其下载到MCU内核，无需另行下载加快下载效率。服务器可将MCU内核映像存储到FPGA内核块状存储单元形成FPGA存储单元初始值，也即服务器可记录MCU内核映像在FPGA内核块状存储单元的存储位置，便于后续基于该存储位置迅速查找到该MCU内核映像对应的FPGA存储单元初始值，并进行读取。

进一步地，服务器可基于MCU内核软件设计提取每一内核硬件接口对应的MCU内核硬件，进一步地，可形成MCU内核硬件列表，用以后续快速基于该MCU内核硬件列表匹配出对应的MCU内核硬件，快速完善MCU内核硬件系统。服务器可综合所有MCU内核硬件形成具有布局布线顺序的MCU内核硬件设计，便于后续服务器基于该MCU内核硬件设计获取对应的驱动指令并进行按序下载，以快速启动MCU内核硬件系统。服务器可基于MCU内核硬件设计与FPGA内核硬件设计进行集成，形成双内核硬件设计，便于直观地从设计图即可查看双内核硬件设计的布局布线，利于后续基于该双内核硬件设计进行布局布线调整，提高双内核硬件设计系统的灵活性。

进一步地，服务器可获取双内核硬件系统对应的复位结果和复位次数，以后续采取不同的应对机制，提高系统的纠错能力。服务器在对双内核硬件系统进行上电复位时采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核，可一次性同时启动FPGA内核和MCU内核，简化基于FPGA的双内核的下载启动过程，降低双内核系统设计与应用的复杂度。当复位结果为操作失败且复位次数未满足重新下载次数阈值时，说明MCU码流可能未正确下载到双内核硬件设计对应的双内核硬件系统，此时，服务器可自动启动反馈机制，重新执行将MCU码流下载到双内核硬件设计对应的双内核硬件系统，保障系统的可维护性和自我修复能力。当复位结果为操作失败且复位次数满足重新下载次数阈值时，说明FPGA内核码流可能存在问题，此时，服务器可自动启动反馈机制，重新执行获取双内核硬件设计，对双内核硬件设计进行综合分析的步骤，保障系统的可维护性和自我修复能力。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

在一实施例中，提供一种双内核码流下载装置，该双内核码流下载装置与上述实施例中双内核码流下载方法一一对应。如图8所示，该双内核码流下载装置包括获取硬件设计模块10、提取内核码流模块20、下载FPGA码流模块30和启动双内核模块40。各功能模块详细说明如下：

获取硬件设计模块10，用于获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序。

提取内核码流模块20，用于依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流，FPGA内核码流包括MCU码流和FPGA码流。

下载FPGA码流模块30，用于将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核。

启动双内核模块40，用于对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。

优选地，该获取硬件设计模块10包括获取硬件布局单元11和形成分布顺序单元12。

获取硬件布局单元11，用于依据双内核硬件设计对应的布局位置，依序分别获取MCU内核硬件设计中每一MCU内核硬件对应的MCU硬件布局顺序，以及FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA硬件布局顺序。

形成分布顺序单元12，用于结合MCU硬件布局顺序和FPGA硬件布局顺序，形成双内核硬件设计对应的双内核分布顺序。

优选地，该提取内核码流模块包括形成FPGA码流单元。

形成FPGA码流单元，用于依据双内核分布顺序，依序从FPGA内核块状存储单元中提取MCU内核硬件设计中每一MCU内核硬件对应的FPGA存储单元初始值形成MCU码流，以及依序从FPGA内核块状存储单元中提取FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA内核布局初始值形成FPGA码流。

优选地，该双内核码流下载装置还包括获取软件设计模块、获取设计映像模块、形成内核映像模块和形成单元初始值模块。

获取软件设计模块，用于获取MCU内核软件设计，MCU内核软件设计包括至少一个MCU内核硬件对应的MCU内核软件线程。

获取设计映像模块，用于对MCU内核软件线程进行编译链接，获取MCU内核硬件对应的MCU设计映像。

形成内核映像模块，用于对MCU设计映像进行映像格式转换，形成与FPGA内核块状存储单元的初始值格式相匹配的MCU内核映像。

形成单元初始值模块，用于将MCU内核映像存储到FPGA内核块状存储单元，形成MCU内核硬件对应的FPGA存储单元初始值。

优选地，该双内核码流下载装置还包括提取MCU硬件模块、形成硬件设计模块和形成双核设计模块。

提取MCU硬件模块，用于获取MCU内核软件设计，对MCU内核软件设计进行硬件接口分析，提取MCU内核软件设计中每一内核硬件接口对应的MCU内核硬件。

形成硬件设计模块，用于综合所有内核硬件接口对应的MCU内核硬件，形成MCU内核硬件设计。

形成双核设计模块，用于将MCU内核硬件设计与FPGA内核硬件设计进行集成，形成双内核硬件设计。

优选地，该双内核码流下载装置还包括获取复位次数模块、操作成功模块、操作失败模块和满足下载阈值模块。

获取复位次数模块，用于获取复位结果和复位次数。

操作成功模块，用于若复位结果为操作成功，则执行采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核的步骤。

操作失败模块，用于若复位结果为操作失败，且复位次数未满足重新下载次数阈值，则重新执行将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核的步骤，更新复位次数。

满足下载阈值模块，用于若复位结果为操作失败，且复位次数满足重新下载次数阈值，则重新执行获取双内核硬件设计，对双内核硬件设计进行综合分析的步骤。

关于双内核码流下载装置的具体限定可以参见上文中对于双内核码流下载方法的限定，在此不再赘述。上述双内核码流下载装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

在一实施例中，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图可以如图9所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于双内核码流下载方法相关的数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种双内核码流下载方法。

在一实施例中，提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现上述实施例双内核码流下载方法，例如图2所示S10至步骤S40。或者，处理器执行计算机程序时实现上述实施例中双内核码流下载装置的各模块/单元的功能，例如图8所示模块10至模块40的功能。为避免重复，此处不再赘述。

在一实施例中，提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述实施例双内核码流下载方法，例如图2所示S10至步骤S40。或者，该计算机程序被处理器执行时实现上述装置实施例中双内核码流下载装置中各模块/单元的功能，例如图8所示模块10至模块40的功能。为避免重复，此处不再赘述。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，该计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种双内核码流下载方法，其特征在于，包括：

获取双内核硬件设计，对所述双内核硬件设计进行综合分析，获取所述双内核硬件设计对应的双内核分布顺序；

依据所述双内核分布顺序，从FPGA内核块状存储单元中提取所述双内核硬件设计对应的FPGA内核码流，所述FPGA内核码流包括MCU码流和FPGA码流；

将所述MCU码流下载到所述双内核硬件设计对应的双内核硬件系统中的MCU内核，并将所述FPGA码流下载到所述双内核硬件系统中的FPGA内核；

对所述双内核硬件系统进行上电复位，采用所述FPGA码流启动所述FPGA内核，并采用所述MCU码流启动所述MCU内核。

2.如权利要求1所述双内核码流下载方法，其特征在于，所述双内核硬件设计包括MCU内核硬件设计和FPGA内核硬件设计；

所述获取所述双内核硬件设计对应的双内核分布顺序，包括：

依据双内核硬件设计对应的布局位置，依序分别获取所述MCU内核硬件设计中每一MCU内核硬件对应的MCU硬件布局顺序，以及所述FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA硬件布局顺序；

结合所述MCU硬件布局顺序和所述FPGA硬件布局顺序，形成所述双内核硬件设计对应的双内核分布顺序。

3.如权利要求1所述双内核码流下载方法，其特征在于，所述双内核硬件设计包括MCU内核硬件设计和FPGA内核硬件设计；

所述依据所述双内核分布顺序，从FPGA内核块状存储单元中提取所述双内核硬件设计对应的FPGA内核码流，包括：

依据所述双内核分布顺序，依序从所述FPGA内核块状存储单元中提取所述MCU内核硬件设计中每一MCU内核硬件对应的FPGA存储单元初始值形成MCU码流，以及依序从所述FPGA内核块状存储单元中提取所述FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA内核布局初始值形成FPGA码流。

4.如权利要求1所述双内核码流下载方法，其特征在于，在所述获取双内核硬件设计之前，所述双内核码流下载方法还包括：

获取MCU内核软件设计，所述MCU内核软件设计包括至少一个MCU内核硬件对应的MCU内核软件线程；

对所述MCU内核软件线程进行编译链接，获取所述MCU内核硬件对应的MCU设计映像；

对所述MCU设计映像进行映像格式转换，形成与FPGA内核块状存储单元的初始值格式相匹配的MCU内核映像；

将所述MCU内核映像存储到所述FPGA内核块状存储单元，形成所述MCU内核硬件对应的FPGA存储单元初始值。

5.如权利要求1所述双内核码流下载方法，其特征在于，在所述获取双内核硬件设计之前，所述双内核码流下载方法还包括：

获取MCU内核软件设计，对所述MCU内核软件设计进行硬件接口分析，提取所述MCU内核软件设计中每一内核硬件接口对应的MCU内核硬件；

综合所有所述内核硬件接口对应的MCU内核硬件，形成MCU内核硬件设计；

将所述MCU内核硬件设计与FPGA内核硬件设计进行集成，形成所述双内核硬件设计。

6.如权利要求1所述双内核码流下载方法，其特征在于，在所述对所述双内核硬件系统进行上电复位之后，所述双内核码流下载方法还包括：

获取复位结果和复位次数；

若所述复位结果为操作成功，则执行所述采用所述FPGA码流启动所述FPGA内核，并采用所述MCU码流启动所述MCU内核的步骤；

若所述复位结果为操作失败，且所述复位次数未满足重新下载次数阈值，则重新执行所述将所述MCU码流下载到所述双内核硬件设计对应的双内核硬件系统中的MCU内核的步骤，更新所述复位次数；

若所述复位结果为操作失败，且所述复位次数满足重新下载次数阈值，则重新执行所述获取双内核硬件设计，对所述双内核硬件设计进行综合分析的步骤。

7.一种双内核码流下载装置，其特征在于，包括：

获取硬件设计模块，用于获取双内核硬件设计，对所述双内核硬件设计进行综合分析，获取所述双内核硬件设计对应的双内核分布顺序；

提取内核码流模块，用于依据所述双内核分布顺序，从FPGA内核块状存储单元中提取所述双内核硬件设计对应的FPGA内核码流，所述FPGA内核码流包括MCU码流和FPGA码流；

下载FPGA码流模块，用于将所述MCU码流下载到所述双内核硬件设计对应的双内核硬件系统中的MCU内核，并将所述FPGA码流下载到所述双内核硬件系统中的FPGA内核；

启动双内核模块，用于对所述双内核硬件系统进行上电复位，采用所述FPGA码流启动所述FPGA内核，并采用所述MCU码流启动所述MCU内核。

8.如权利要求7所述双内核码流下载装置，其特征在于，所述获取硬件设计模块，包括：

获取硬件布局单元，用于依据双内核硬件设计对应的布局位置，依序分别获取所述MCU内核硬件设计中每一MCU内核硬件对应的MCU硬件布局顺序，以及所述FPGA内核硬件设计中每一FPGA内核硬件对应的FPGA硬件布局顺序；

形成分布顺序单元，用于结合所述MCU硬件布局顺序和所述FPGA硬件布局顺序，形成所述双内核硬件设计对应的双内核分布顺序。

9.一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至6任一项所述双内核码流下载方法。

10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述双内核码流下载方法。

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