CN110444142A - 一种画素排列结构和面板 - Google Patents

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Abstract

一种画素排列结构，包括位于同一行依次排列的第一画素、第二画素、第三画素，及位于下一行依次排列的第四画素、第五画素、第六画素；所述第一画素、第二画素、第三画素分别为光的三原色，所述第六画素、第四画素、第五画素分别与第一画素、第二画素、第三画素颜色相同；所述第一画素由第一信号驱动线驱动，第二画素、第三画素、第四画素和第五画素由第二信号驱动线驱动，所述第六画素由第三信号驱动线驱动。本方案能够以较少驱动线完成显示相同解析度的画面；并使得边缘的宽度得到缩短。

Description

一种画素排列结构和面板
技术领域
本发明涉及新的面板内画素排列布局，尤其涉及一种能够减少面板所需的驱动线数量，从而达到减少面板下边框的技术效果。
背景技术
由于面板的驱动IC在面板解析度较高的情况下，IC尺寸会比较大，因此，IC芯片将会占用面板的边框设计，
在面板的AA区(Pixel Array)的左右两边会多出两根Source线及之连接的画素,在AA区内虽然Source线有增多两根(与普通面板设计的解析度相比较),但是由于两条Source线是并联在一起的即从Source Driver出来的走线只有面板AA区走线的(1/2+2)条，所以在Source Driver这部分可以节省很多空间已达到缩小Source Driver IC尺寸的目的，且可以缩小面板的下Board,增加面板的其他利用价值。采用半源线驱动技术可以可以使面板的下border更小，使液晶显示屏接近全面屏显示，为做更高解析度的面板实现提供了较好的驱动方法。
发明内容
因此，需要提供一种新的面板上的画素排列结构，达到在面板的相同解析率的前提下进行下边框缩窄的效果。
为实现上述目的，发明人提供了一种画素排列结构，包括位于同一行依次排列的第一画素、第二画素、第三画素，及位于下一行依次排列的第四画素、第五画素、第六画素；
所述第一画素、第二画素、第三画素分别为光的三原色，所述第六画素、第四画素、第五画素分别与第一画素、第二画素、第三画素颜色相同；
所述第一画素由第一信号驱动线驱动，第二画素、第三画素、第四画素和第五画素由第二信号驱动线驱动，所述第六画素由第三信号驱动线驱动。
进一步地，还包括与第三画素位于同一行并随其后依次排列的第七画素、第八画素、第九画素，与第六画素位于同一行并随其后依次排列的第十画素、第十一画素、第十二画素；
所述第七画素、第八画素、第九画素分别与第一画素、第二画素、第三画素颜色相同，第十画素、第十一画素、第十二画素分别与第四画素、第五画素、第六画素颜色相同，所述七画素、第八画素、第十画素由第三信号线驱动，第九画素、第十一画素、第十二画素由第四信号线驱动。
进一步地，包括位于第四画素下一行并依次排列的第十三画素、第十四画素、第十五画素；以及位于第十三画素下一行并依次排列的第十六画素、第十七画素及第十八画素；
所述第十三画素、第十四画素、第十五画素分别与第一画素、第二画素、第三画素颜色相同，所述第十六画素、第十七画素及第十八画素分别与第四画素、第五画素、第六画素颜色相同。
具体地，与同一信号线连接的画素极性相同。
一种面板，包括上述的画素排列结构。
区别于现有技术，以较少驱动线完成显示相同解析度的画面；并使得边缘的宽度得到缩短。
附图说明
图1为具体实施方式所述的面板画素排列结构示意图；
图2为具体实施方式所述的面板画素排列结构示意图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参考图1及图2，为本发明的两种画素排列结构示意图，结合二者我们都可以看到，该结构包括位于同一行依次排列的第一画素、第二画素、第三画素，及位于下一行依次排列的第四画素、第五画素、第六画素；
所述第一画素、第二画素、第三画素分别为光的三原色，所述第六画素、第四画素、第五画素分别与第一画素、第二画素、第三画素颜色相同；
所述第一画素由第一信号驱动线驱动，第二画素、第三画素、第四画素和第五画素由第二信号驱动线驱动，所述第六画素由第三信号驱动线驱动。从图中我们可以看到，画素为面板显示的亚像素中的任意一种颜色，即通过三个画素来实现一个像素点的显示，其中画素的上下行之间，同一列的画素大致处于同一纵轴上，但三个同组的画素中不同行的画素会具有位置偏向另两个画素中间位置的特性。如我们的技术方案中第一画素、第四画素、第五画素分别构成了像素点的三个亚像素，尽管第一画素与第四画素位于同一列，或者说第一画素与第四画素具有列对应关系，第一画素与第四画素的有关元件位于同一列的画素单元格内。但是在单元格内的相对的左右位置上并不对齐，而是第一画素更向右侧偏移，第一画素偏向于第四画素和第五画素的中间设置。同理第二画素和第五画素、第三画素和第六画素具有同样的列对应关系。这样能够使得同一组的像素更加紧凑，显示效果也更好。从更大的范围来看，我们的画素排列结构包括若干画素行，相邻行之间的画素不处于列对齐的状态；或甚至可以是1/2格交错设置。这里的信号驱动线为sourse驱动线，通过一条源极驱动线驱动或分出两列并联的支路信号驱动同一行上的两个画素能够达到节约sourse线条数的技术效果，如通过这种方式实现的面板画素排列模式，能够使得画素设计更加地紧凑，同时通过节约一半的sourse驱动线从而节约设置在边框中的sourse驱动芯片的大小，最终减小了边框厚度。
在其他一些进一步地实施例中，还包括与第三画素位于同一行并随其后依次排列的第七画素、第八画素、第九画素，与第六画素位于同一行并随其后依次排列的第十画素、第十一画素、第十二画素；所述第七画素、第八画素、第九画素分别与第一画素、第二画素、第三画素颜色相同，第十画素、第十一画素、第十二画素分别与第四画素、第五画素、第六画素颜色相同，所述七画素、第八画素、第十画素由第三信号线驱动，第九画素、第十一画素、第十二画素由第四信号线驱动。从这一实施例中我们可以看到，以第一画素至第六画素为最小单元，不断重复并排列完一整列的范围，其中每一列的画素两两归同一个sourse驱动线驱动，每一列画素为奇数则总会余下一个单独源信号线驱动的画素，若第N行的画素在列对齐时均向右偏移设置，或者说该行画素在各自的画素单元格内向右偏移设置，则单独驱动画素设置在最左侧，第N+1行的画素向左偏移设置，则单独驱动画素设置在最右侧。这样设置的好处在于单独驱动的画素能够更靠近面板内侧，不会在面板外围留下一条发光线影像视觉效果。提升了面板的显示均匀性。
在其他一些进一步的实施例中，包括位于第四画素下一行并依次排列的第十三画素、第十四画素、第十五画素；以及位于第十三画素下一行并依次排列的第十六画素、第十七画素及第十八画素；
所述第十三画素、第十四画素、第十五画素分别与第一画素、第二画素、第三画素颜色相同，所述第十六画素、第十七画素及第十八画素分别与第四画素、第五画素、第六画素颜色相同。从图中我们可以看出，画素的排列及与源极驱动线的连接关系每隔两行重复一次，最终达到铺满整个面板。所有的画素的排列、位置及连接关系隔两行相同，能够节约本结构的制造难度，节约制造成本。
下面结合具体的实施例进行具体说明，这里请看图1为采用Column inversion的驱动方式的本发明画素排列结构示意图。图中我们每行的画素通过2个gate线即栅极或门极驱动线进行驱动。驱动过程为：第N个切换信号(shift register)产生的pulse signal驱动第N条gate线，N＝1,2….n；在一帧画面下，当G1收到脉冲讯号打开时，先是第一行的R+/B-/G+画素(第二、七、九画素)充电显示；当G2收到脉冲讯号打开时，第一行的B-/G+/R-子画素(第一、第三、第八画素)充电显示；当G3收到脉冲讯号打开时，第二行的R+/B-/G+(第四、第六、第十一画素)/R-子画素充电显示；当G4收到脉冲讯号打开时，第二行的G-/R-/B+子画素(第五、第十、第十二画素)充电显示；当G5收到脉冲讯号打开时，第三行的R+(第十四画素)/B-/G+子画素充电显示；当G6收到脉冲讯号打开时是第三行的B-(第十三画素)/G+/R-(第十五画素)/B+子画素充电显示；当G7收到脉冲讯号打开时，第四行的R+(第十六画素)/B-(第十八画素)/G+/R+子画素充电显示；当G8收到脉冲讯号打开时，第四行的G+(第十七画素)/R-/B+子画素充电显示；由此可以知道第N条gate线上的子画素显示和第N+4条上的相同，N＝1,2…n,依此循环驱动画素显示。正负号为画素的极性，其特点会在下文中说明。
又如图1所示的实施例中，sourse驱动信号依次使能的画素顺序(以S2驱动线为例)：
当G1打开，①(R+)第二画素显示，
G2打开，②(G+)第三画素显示，
G3打开，③(R+)第四画素显示，
G4打开，④(G+)第五画素显示，
G5打开，⑤(R+)第十四画素显示，
G6打开，⑥(G+)第十五画素显示，
G7打开，⑦(R+)第十六画素显示，
G8打开，⑧(G+)第十七画素显示。
图2为采用dot inversion的驱动方式实现的画素排列示意图。驱动原理同上：在一帧画面下，当G1收到脉冲讯号打开时，先是R+/B+/G+画素(第二、七、九画素充电显示；当G2收到脉冲讯号打开时，第一行的B-/G-/R-(第一、第三、第八画素)/B-子画素充电显示；当G3收到脉冲讯号打开时，第二行的R+/B+/G+(第四、第六、第十一画素)/R+子画素充电显示；当G4收到脉冲讯号打开时，第二行的G-/R-/B-子画素(第五、第十、第十二画素)充电显示；当G5收到脉冲讯号打开时，第三行的R+(第十四画素)/B+/G+子画素充电显示；当G6收到脉冲讯号打开时是第三行的B-(第十三画素)/G-(第十五画素)/R-/B-子画素充电显示；当G7收到脉冲讯号打开时，第四行的R+(第十六画素)/B+(第十八画素)/G+/R+子画素充电显示；当G8收到脉冲讯号打开时，第四行的G-(第十七画素)/R-/B-子画素充电显示；由此可以知道第N条gate线上的子画素显示和第N+4条上的相同，N＝1,2…n,依此循环驱动画素显示。
又如图1所示的实施例中，sourse驱动信号依次使能的画素顺序(以S2为例)：
当G1打开，①(R+)第二画素显示，
G2打开，②(G-)第三画素显示，
G3打开，③(R+)第四画素显示，
G4打开，④(G-)第五画素显示，
G5打开，⑤(R+)第十四画素显示，
G6打开，⑥(G-)第十五画素显示，
G7打开，⑦(R+)第十六画素显示，
G8打开，⑧(G-)第十七画素显示。
从而，以上方式均达到了通过一条source驱动线驱动两列画素从而减少驱动线总条数的技术效果。
而在另一些实施例中，与同一驱动线所连接的所有画素的极性相同、如图1所示，我们可以看到S2驱动线所驱动的所有画素的极性均为正，在这种情况下，控制芯片通过S2驱动线输出的驱动信号无需转换正负电压输出，也无需等待画素的充放电，从而达到节省功耗的技术效果。
其他一些实施例中，与同一驱动线的支路连接的画素的极性相同；同一驱动线的一支路在每一行仅驱动一个画素，一般设置为两条支路。如图2所示，S3驱动线的两个支路分别连接正画素与负画素，从而保证输出的一致性，同样也能够达到降低S3的输出电压范围，减少功耗的技术效果。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (5)

1.一种画素排列结构，其特征在于，包括位于同一行依次排列的第一画素、第二画素、第三画素，及位于下一行依次排列的第四画素、第五画素、第六画素；
所述第一画素、第二画素、第三画素分别为光的三原色，所述第六画素、第四画素、第五画素分别与第一画素、第二画素、第三画素颜色相同；
所述第一画素由第一信号驱动线驱动，第二画素、第三画素、第四画素和第五画素由第二信号驱动线驱动，所述第六画素由第三信号驱动线驱动。
2.根据权利要求1所述的画素排列结构，其特征在于，还包括与第三画素位于同一行并随其后依次排列的第七画素、第八画素、第九画素，与第六画素位于同一行并随其后依次排列的第十画素、第十一画素、第十二画素；
所述第七画素、第八画素、第九画素分别与第一画素、第二画素、第三画素颜色相同，第十画素、第十一画素、第十二画素分别与第四画素、第五画素、第六画素颜色相同，所述七画素、第八画素、第十画素由第三信号线驱动，第九画素、第十一画素、第十二画素由第四信号线驱动。
3.根据权利要求1所述的画素排列结构，其特征在于，包括位于第四画素下一行并依次排列的第十三画素、第十四画素、第十五画素；以及位于第十三画素下一行并依次排列的第十六画素、第十七画素及第十八画素；
所述第十三画素、第十四画素、第十五画素分别与第一画素、第二画素、第三画素颜色相同，所述第十六画素、第十七画素及第十八画素分别与第四画素、第五画素、第六画素颜色相同，
所述第十三画素由第一信号驱动线驱动，第十四画素、第十五画素、第十六画素和第十七画素由第二信号驱动线驱动，所述第十八画素由第三信号驱动线驱动。
4.根据权利要求1所述的画素排列结构，其特征在于，与同一信号线连接的画素极性相同。
5.一种面板，其特征在于，包括权利要求1-4任一项所述的画素排列结构。
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