CN110441860A - 一种厚膜氮化硅波导的挖槽制备方法 - Google Patents
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Abstract
本发明公开了一种厚膜氮化硅波导的挖槽制备方法，包括：在半导体衬底上沿半导体衬底的厚度方向形成下包层；光刻与刻蚀下包层，在下包层内形成芯层槽，芯层槽的宽度大于预设波导的宽度；在芯层槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导的厚度；以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；重复上述步骤直到芯层槽内形成的芯层的厚度达到预设波导的厚度为止；光刻与刻蚀芯层，形成预设波导结构；在预设波导结构和下包层上形成上包层。该方案解决了因薄膜太厚而产生的高应力问题，并优化了波导的形状、降低了侧壁粗糙度、增加波导的陡直度，降低了波导损耗。
Description
技术领域
本发明涉及集成光学技术领域，具体涉及一种厚膜氮化硅波导的挖槽制备方法。
背景技术
目前，氮化硅薄膜生长制备方法主要有等离子体化学气相沉积（PECVD）和低压化学气相沉积（LPCVD）等。其中，采用低压化学气相沉积（LPCVD）沉积的氮化硅薄膜质量更好，其波导损耗更低。但当薄膜厚度大于300纳米后，薄膜因与衬底热膨胀系数不同，在大面积生长时，存在较大的应力，易产生裂纹，从而影响器件的性能。现有生产工艺中，通常采用干法刻蚀工艺在二氧化硅包裹层中开槽，然后在槽中填充氮化硅的方式获得厚膜氮化硅光波导。但在二氧化硅上直接挖槽得到的侧壁不够陡直，且侧壁较为粗糙。同时由于开槽宽度与波导宽度相等，尺寸偏小，多次填充氮化硅后将出现大量空洞，使得波导损耗较大。
发明内容
为了克服现有技术中氮化硅沉积厚膜出现高应力，侧壁不够陡直、侧壁粗糙，波导损耗较大的技术问题，进而提供一种厚膜氮化硅波导的挖槽制备方法，从而满足不同的设计需要。
本发明提供一种厚膜氮化硅波导的挖槽制备方法，包括：
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
S2、光刻与刻蚀下包层，在下包层内形成芯层槽，芯层槽的宽度大于预设波导的宽度；
S3、在芯层槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导的厚度；
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
S5、重复S3、S4直到芯层槽内形成的芯层的厚度达到预设波导的厚度为止；
S6、光刻与刻蚀芯层，形成预设波导结构；
S7、在预设波导结构和下包层上形成上包层。
进一步地，半导体衬底的材料包括硅衬底或石英衬底中的任意一种。
进一步地，下包层的材料为折射率低于1.7且高于1的固态包层材料。
进一步地，下包层采用热氧化和/或化学气相沉积工艺制备。
进一步地，预设波导的厚度为 350纳米至1000纳米，预设波导的宽度为0.3微米至5微米。
进一步地，芯层槽的宽度为0.5微米至10微米。
进一步地，芯层材料包括氮化硅或氮氧化硅中的任意一种。
进一步地，第一芯层的厚度为50纳米至300纳米。
进一步地，步骤S6中，具体采用在芯层上涂光刻胶，其中光刻胶的宽度等于预设波导的宽度，形成预设波导图形，刻蚀未被光刻胶遮挡的芯层，形成预设波导结构。
进一步地，步骤S7中，上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
本发明相对于现有技术，具有以下有益效果：
本发明通过采用较大宽度的芯层槽，即芯层槽宽度大于预设波导的宽度，使得在芯层槽内填充芯层过程中，不易出现空洞结构，保证波导质量；此外，本发明通过直接在下包层上形成芯层，通过刻蚀芯层的方式形成最终波导结构，相比于现有技术中直接挖槽法得到的波导结构，之后在波导结构和下包层上形成上包层，可以避免波导结构和上包层界面的不平整性，优化了波导的形状、降低了侧壁粗糙度、增加了波导的陡直度，降低了波导损耗。本发明同时解决了因薄膜太厚而产生的高应力问题。
附图说明
图1是本发明实施例一种厚膜氮化硅波导的挖槽制备方法流程示意图；
图2（1）至图2（8）为本发明实施例提供的一种厚膜氮化硅波导的挖槽制备方法制程对应的剖面结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本实施方式中一种厚膜氮化硅波导的挖槽制备方法，如图1所示，包括：
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
在上述方案基础上，进一步地，在本实施方式中半导体衬底为硅衬底，在其他实施方式中，半导体衬底还可以为石英衬底。
在上述方案基础上，进一步地，下包层采用热氧化和/或化学气相沉积工艺沉积形成，在其他实施方式中，下包层还可以采用物理气相沉积工艺形成。下包层材料包括折射率低于1.7且高于1的固态包层材料，优选为二氧化硅。
S2、光刻与刻蚀下包层，在下包层内形成芯层槽，芯层槽的宽度大于预设波导的宽度；
在上述方案基础上，进一步地，芯层槽的宽度为0.5微米至10微米，预设波导的宽度为0.3微米至5微米。
优选地，形成的芯层槽的厚度与预设波导的厚度相同，预设波导的厚度为 350纳米至1000纳米。
S3、在芯层槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导的厚度；
在一些实施例中，通过各种沉积技术中的任意一种，包括低压化学气相沉积（LPCVD）、大气压化学气相沉积（APCVD）、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）、溅射和其他合适的沉积技术来形成第一芯层。
在上述方案基础上，进一步地，芯层材料包括氮化硅。在其他实施方式中，芯层材料还可以是氮氧化硅。
在上述方案基础上，进一步地，第一芯层的厚度为50纳米至300纳米。
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
在上述方案基础上，进一步地，表面平坦化工艺具体采用化学机械抛光（CMP）。
S5、重复S3、S4直到芯层槽内形成的芯层的厚度达到预设波导的厚度为止；
S6、光刻与刻蚀芯层，形成预设波导结构；
在上述方案基础上，进一步地，本步骤具体采用在芯层上涂光刻胶，其中光刻胶的宽度等于预设波导的宽度，形成预设波导图形，刻蚀未被光刻胶遮挡的芯层，形成预设波导结构，之后去除芯层上的光刻胶。在一些实施例中，也可采用硬掩模工艺进行图层定义。
S7、在预设波导结构和下包层上形成上包层。
在上述方案基础上，进一步地，本步骤中的上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
在上述实施例的基础上，上包层材料与下包层材料选择一致，可以选择二氧化硅。在一些实施例中，也可采用其它折射率低于1.7且高于1的固态包层材料。
下面通过实施例对该申请的技术方案进行详细说明。
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
如图2（1）所示，本领域技术人员可以采用热氧化和/或化学气相沉积工艺沉积形成下包层201，其中下包层201的材料可以是折射率低于1.7且高于1的固态包层材料，本实施例中下包层201采用的材料优选为二氧化硅；半导体衬底200的材料可以是硅衬底或石英衬底，本实施例中半导体衬底200采用的材料优选为硅衬底。
S2、光刻与刻蚀下包层，在下包层内形成芯层槽，芯层槽的宽度大于预设波导的宽度；优选地，形成的芯层槽的厚度与预设波导的厚度相同。
如图2（2）所示，光刻与刻蚀下包层201具体如下：在下包层201上依次通过涂光刻胶、曝光、显影、刻蚀、干法去胶工艺，形成芯层槽202。在下包层201内形成芯层槽202的宽度为1微米，预设波导的宽度为0.5微米，当然根据需要，芯层槽202的宽度还可以为0.5微米至10微米范围内的任意数值，例如可以为0.5微米、3微米、7微米或10微米中的任意一种，只要保证芯层槽202的宽度大于预设波导的宽度0.3微米至5微米即可。
形成的芯层槽202的厚度与预设波导的厚度相同，可以为 350纳米至1000纳米中的任意数值。具体地，预设波导的厚度可以根据具体需要设置，优选为400纳米至900纳米，最优选为500纳米至700纳米。例如可以为350纳米、400纳米、500纳米、700纳米、900纳米或1000纳米中的任意一种，本实施例中优选为 400纳米，由于预设波导是在下包层201上形成的，所以下包层201的厚度大于预设波导的厚度为2400纳米。
S3、在芯层槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导的厚度；
如图2（3）所示，在芯层槽202内和下包层201上沉积芯层材料，芯层材料包括氮化硅或氮氧化硅，本实施例中优选使用氮化硅作为芯层材料，芯层材料一部分沉积在芯层槽202内，一部分沉积在下包层201上，本实施例中氮化硅的沉积工艺为低压化学气相沉积（LPCVD），形成第一芯层203，其中形成的第一芯层203厚度可以为50纳米至300纳米，优选第一芯层203厚度为90纳米至200纳米，最优选第一芯层203厚度为100纳米至150纳米，本实施例中第一芯层203厚度为100纳米，小于预设波导的厚度400纳米。
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
图2（4）所示，通过表面平坦化工艺磨平，去除下包层201上多余的氮化硅，如在芯层槽202内形成最终的第一芯层203。本实施例中，表面平坦化工艺具体为化学机械抛光（CMP）方法进行磨平处理。
S5、重复S3、S4直到芯层槽内形成的芯层的厚度达到预设波导的厚度为止；
如图2（5）所示，在芯层槽202内多次采用低压化学气相沉积（LPCVD）沉积氮化硅，并通过化学机械抛光（CMP）去除多余的氮化硅，直到最后形成的芯层204的厚度达到预设波导的厚度400纳米为止。
S6、光刻与刻蚀芯层，形成预设波导结构；
如图2（6）所示，具体操作为通过在芯层204上涂光刻胶205，其中光刻胶205的宽度等于预设波导的宽度，形成预设波导图形；如图2（7）所示，刻蚀未被光刻胶205遮挡的芯层204，形成预设波导结构206，之后去除芯层204上的光刻胶205。
S7、在预设波导结构和下包层上形成上包层。
如图2（8）所示，最后在形成的预设波导结构206上沉积折射率低于1.7且高于1的固态包层材料形成上包层，在本实施例中具体采用二氧化硅，通过在预设波导结构206上沉积二氧化硅形成上包层，与下包层201共同形成包层结构207，上包层的沉积工艺条件与下包层201的沉积方法相同，在此不再赘述。
以上为本申请实施例提供的一种厚膜氮化硅波导的挖槽制备方法，该方案提出了一种新颖的挖槽制备方法，解决了因薄膜太厚而产生的高应力问题，并优化了波导的形状、降低了侧壁粗糙度、增加了波导的陡直度，降低了波导损耗。
上面的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。
Claims (10)
1.一种厚膜氮化硅波导的挖槽制备方法，其特征在于，包括：
S1、在半导体衬底上沿所述半导体衬底的厚度方向形成下包层；
S2、光刻与刻蚀所述下包层，在所述下包层内形成芯层槽，所述芯层槽的宽度大于预设波导的宽度；
S3、在所述芯层槽内和所述下包层上沉积芯层材料，形成第一芯层，所述第一芯层的厚度小于所述预设波导的厚度；
S4、以所述下包层的上表面为终止层，采用表面平坦化工艺去除多余的所述第一芯层；
S5、重复S3、S4直到所述芯层槽内形成的芯层的厚度达到所述预设波导的厚度为止；
S6、光刻与刻蚀所述芯层，形成预设波导结构；
S7、在所述预设波导结构和所述下包层上形成上包层。
2.根据权利要求1所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述半导体衬底的材料包括硅衬底或石英衬底中的任意一种。
3.根据权利要求1所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述下包层的材料为折射率低于1.7且高于1的固态包层材料。
4.根据权利要求3所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述下包层采用热氧化和/或化学气相沉积工艺制备。
5.根据权利要求1所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述预设波导的厚度为 350纳米至1000纳米，所述预设波导的宽度为0.3微米至5微米。
6.根据权利要求1所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述芯层槽的宽度为0.5微米至10微米。
7.根据权利要求6所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述芯层材料包括氮化硅或氮氧化硅中的任意一种。
8.根据权利要求7所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述第一芯层的厚度为50纳米至300纳米。
9.根据权利要求1~7任一所述的厚膜氮化硅波导的挖槽制备方法，其特征在于，所述步骤S6中，具体采用在所述芯层上涂光刻胶，其中所述光刻胶的宽度等于所述预设波导的宽度，形成预设波导图形，刻蚀未被所述光刻胶遮挡的所述芯层，形成所述预设波导结构。
10.根据权利要求1所述的厚膜氮化硅波导的挖槽制备方法，其特征在于， 所述步骤S7中，所述上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
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