CN110414278A - 一种bmc固件信息的数据访问系统及方法 - Google Patents
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Abstract
本申请公开了一种BMC固件信息的数据访问系统及方法，该BMC固件信息的数据访问系统包括依次连接的BMC、控制电路和BMC FLASH；控制电路用于读取BMC发送至数据总线上的传输数据；判断传输数据是否异常；若是，则中断数据总线上的数据传输；若否，则将传输数据发送至BMC FLASH。本申请实施例所公开的BMC固件信息的数据访问系统，建立了对BMC固件信息的访问监察机制，利用连接在BMC与BMC FLASH之间的控制电路，对数据总线上的传输数据进行安全监控，并在检测到异常情况时中断数据传输，从而有效确保了BMC FLASH中存储的BMC固件信息的安全性以及服务器运行的可靠性。
Description
技术领域
本申请涉及计算机技术领域，特别涉及一种BMC固件信息的数据访问系统及方法。
背景技术
目前随着服务器行业的高速发展，保护服务器内部储存的信息数据也变得越来越重要。为了避免重要数据遭受外界黑客的攻击，需要对服务器内部的固件信息(Firmware)进行一定程度的校验和监控。
BMC(Baseboard Management Controller，基板管理控制器)芯片是服务器主板上的管理单元，负责监控服务器主板的运行是否正常。如果BMC FLASH中存储的BMC固件信息将有攻击性的信息写入BMC主芯片，可能会导致整个服务器系统的瘫痪。因此，保证BMC固件信息的安全性就变得至关重要。现有技术中，BMC芯片与BMC FLASH通过相应的数据总线直接进行通信，没有设置任何过滤和监控机制，存在较大的安全隐患。
鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种BMC固件信息的数据访问系统及方法，以便有效提高BMC固件信息的安全性和服务器运行的可靠性。
为解决上述技术问题，第一方面，本申请公开了一种BMC固件信息的数据访问系统，包括依次连接的BMC、控制电路和BMC FLASH；
所述控制电路用于读取所述BMC发送至数据总线上的传输数据；判断所述传输数据是否异常；若是，则中断所述数据总线上的数据传输；若否，则将所述传输数据发送至所述BMC FLASH。
可选地，所述控制电路还用于：在读取所述BMC发送至数据总线上的传输数据之前，对所述BMC FLASH中存储的BMC固件信息进行校验；若校验成功，则用于读取所述BMC发送至数据总线上的传输数据。
可选地，还包括与所述控制电路连接的报警器，用于在所述控制电路对所述BMCFLASH中存储的BMC固件信息校验失败后，接收所述控制电路发送的告警信息以进行报警。
可选地，所述控制电路包括数据选择器和逻辑器件；
所述数据选择器的第一待选接口与所述BMC的数据总线接口连接，所述数据选择器的第二待选接口与所述逻辑器件的第一数据总线接口连接，所述数据选择器的目标接口与所述BMC FLASH的数据总线接口和所述逻辑器件的第二数据总线接口均连接；
所述数据选择器的选择控制端与所述逻辑器件的第一控制输出端连接，用于根据所述逻辑器件输出的第一控制信号接通所述第一待选接口与所述目标接口，或者接通所述第二待选接口与所述目标接口；所述BMC FLASH的使能端通过所述数据选择器与所述逻辑器件的第二控制输出端连接。
可选地，所述数据选择器的使能端与所述逻辑器件的第三控制输出端连接；所述BMC FLASH的复位端与所述逻辑器件的第四控制输出端连接。
可选地，所述逻辑器件为CPLD。
可选地，所述数据总线为SPI总线。
第二方面，本申请还公开了一种BMC固件信息的数据访问方法，应用于连接在BMC与BMC FLASH之间的控制电路，所述数据访问方法包括：
读取所述BMC发送至数据总线上的传输数据；
判断所述传输数据是否异常；
若是，则中断所述数据总线上的数据传输；
若否，则将所述传输数据发送至所述BMC FLASH。
可选地，在所述读取所述BMC发送至数据总线上的传输数据之前，还包括：
对所述BMC FLASH中存储的BMC固件信息进行校验；
若校验成功，则启动所述读取所述BMC发送至数据总线上的传输数据的步骤。
可选地，在所述对所述BMC FLASH中存储的BMC固件信息进行校验之后，还包括：
若校验失败，则生成告警信息并发送至报警器。
本申请所提供的BMC固件信息的数据访问系统包括依次连接的BMC、控制电路和BMC FLASH；所述控制电路用于读取所述BMC发送至数据总线上的传输数据；判断所述传输数据是否异常；若是，则中断所述数据总线上的数据传输；若否，则将所述传输数据发送至所述BMC FLASH。
可见，本申请实施例所公开的BMC固件信息的数据访问系统，建立了对BMC固件信息的访问监察机制，利用连接在BMC与BMC FLASH之间的控制电路，对数据总线上的传输数据进行安全监控，并在检测到异常情况时中断数据传输，从而有效确保了BMC FLASH中存储的BMC固件信息的安全性以及服务器运行的可靠性。本申请所提供的BMC固件信息的数据访问方法同样具有上述有益效果。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为本申请实施例公开的一种BMC固件信息的数据访问系统的结构框图；
图2为本申请实施例公开的一种BMC固件信息的数据访问系统的电路结构图；
图3为本申请实施例公开的一种BMC固件信息的数据访问方法的流程图；
图4为本申请实施例公开的又一种BMC固件信息的数据访问方法的流程图。
具体实施方式
本申请的核心在于提供一种BMC固件信息的数据访问系统及方法，以便有效提高BMC固件信息的安全性和服务器运行的可靠性。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
当前，随着服务器行业的高速发展，BMC FLASH中存储的BMC固件信息的安全性越来越至关重要。一旦有攻击性的信息被写入BMC主芯片，整个服务器系统有可能瘫痪。而现有技术中，BMC芯片与BMC FLASH通过相应的数据总线直接进行通信，没有设置任何过滤和监控机制，存在较大的安全隐患。鉴于此，本申请提供了一种BMC固件信息的数据访问方法，可有效解决上述问题。
参见图1所示，本申请实施例公开了一种BMC(Baseboard ManagementController，基板管理控制器)固件信息的数据访问系统，主要包括依次连接的BMC 101、控制电路102和BMC FLASH 103；
控制电路102用于读取BMC 101发送至数据总线上的传输数据；判断传输数据是否异常；若是，则中断数据总线上的数据传输；若否，则将传输数据发送至BMC FLASH 103。
其中，固件是指器件内部保存的器件“驱动程序”，是担任着一个器件最基础最底层工作的软件。通过固件，操作系统才能按照标准的器件驱动实现特定机器的运行动作。对于BMC 101而言，BMC FLASH 103是用于存储BMC固件信息的存储器。
具体地，控制电路102是本申请实施例所提供的BMC固件信息的数据访问系统的核心器件，它连接在BMC 101与BMC FLASH 103之间，对BMC 101与BMC FLASH 103之间的数据通信进行管控，从而有效防止恶意信息被写入BMC FLASH 103，确保了BMC固件信息的安全性和可靠性。
控制电路102通过数据总线分别与BMC 101、BMC FLASH 103连接，因此，当BMC 101要访问BMC FLASH 103、向数据总线上发送传输数据时，控制电路102可先截取该传输数据，并进行异常判断。容易理解的是，控制电路102内部可预先设置相关的异常判断标准和程序，本申请对此并不做进一步限定。
若判定该传输数据存在异常，则出于安全管控目的，控制电路102可中断该次数据传输，即停止将该传输数据发送至BMC FLASH 103。若判定该传输数据不存在异常，则控制电路102可将该传输数据发送至BMC FLASH 103。
其中，作为一种具体实施方式，数据总线具体可为SPI总线。
本申请实施例所公开的BMC固件信息的数据访问系统包括依次连接的BMC 101、控制电路102和BMC FLASH 103；控制电路102用于读取BMC 101发送至数据总线上的传输数据；判断传输数据是否异常；若是，则中断数据总线上的数据传输；若否，则将传输数据发送至BMC FLASH 103。
可见，本申请实施例所公开的BMC固件信息的数据访问系统，建立了对BMC固件信息的访问监察机制，利用连接在BMC 101与BMC FLASH 103之间的控制电路102，对数据总线上的传输数据进行安全监控，并在检测到异常情况时中断数据传输，从而有效确保了BMCFLASH 103中存储的BMC固件信息的安全性以及服务器运行的可靠性。
进一步地，在上述内容的基础上，本申请实施例所公开的BMC固件信息的数据访问系统，在一种具体实施方式中，控制电路102还用于：
在读取BMC 101发送至数据总线上的传输数据之前，对BMC FLASH 103中存储的BMC固件信息进行校验；若校验成功，则用于读取BMC 101发送至数据总线上的传输数据。
需要指出的是，在本实施例中，控制电路102除了可在数据传输过程中进行异常监测，还可以对BMC FLASH 103中存储的BMC固件信息进行校验。特别地，该校验过程可定期自发进行。类似地，本领域技术人员可在控制电路102中预先设计相关的校验机制和程序，本申请对此并不做进一步限定。
进一步地，在上述内容的基础上，作为一种具体实施方式，本申请实施例所公开的BMC固件信息的数据访问系统还包括：
与控制电路102连接的报警器，用于在控制电路102对BMC FLASH 103中存储的BMC固件信息校验失败后，接收控制电路102发送的告警信息以进行报警。
进一步地，当对BMC FLASH 103中存储的BMC固件信息校验失败时，说明此时的BMC固件信息很有可能是已经被恶意感染后的数据，由此，控制电路102可向报警器发送告警信息以便向管理人员进行报警。
参见图2所示，本申请实施例公开了一种BMC固件信息的数据访问系统的具体电路结构，主要包括依次连接的BMC 101、控制电路102和BMC FLASH 103；
控制电路102用于读取BMC 101发送至数据总线上的传输数据；判断传输数据是否异常；若是，则中断数据总线上的数据传输；若否，则将传输数据发送至BMC FLASH 103；
进一步地，控制电路102包括数据选择器和逻辑器件；
数据选择器的第一待选接口B1与BMC 101的数据总线接口(包括FWSPICK、FWSPIMOSI、FWSPIMISO)连接，数据选择器的第二待选接口B2与逻辑器件的第一数据总线接口(包括E8、C4、B4)连接，数据选择器的目标接口A与BMC FLASH 103的数据总线接口(包括DQ0、DQ1、C)和逻辑器件的第二数据总线接口(包括D6、B1、B2)均连接；
数据选择器的选择控制端S与逻辑器件的第一控制输出端D18连接，用于根据逻辑器件输出的第一控制信号接通第一待选接口B1与目标接口A，或者接通第二待选接口B2与目标接口A；BMC FLASH 103的使能端S_N通过数据选择器与逻辑器件的第二控制输出端J11连接。
其中，作为一种具体实施例，逻辑器件可具体为CPLD。
具体地，逻辑器件的第一控制输出端D18通过与数据选择器的选择控制端S连接，可设置数据选择器的被接通的数据通道：若选择控制端S为低电平，则数据选择器的第一待选接口B1与目标接口A被接通，由BMC 101发送至SPI总线上的传输数据沿着B1-A的数据通道输出，并进而输送至逻辑器件的第二数据总线接口，由逻辑器件进行异常判断。
逻辑器件的第二控制输出端J11与BMC FLASH 103的使能端S_N连接，可控制BMCFLASH 103是否被使能。由此，当逻辑器件判定传输数据异常、需要中断数据传输时，可采用保持BMC FLASH 103为不使能状态的方式。
进一步地，逻辑器件的第二控制输出端J11可通过数据选择器与BMC FLASH 103的使能端S_N连接。如图2所示，逻辑器件的第二控制输出端J11可与数据选择器的第二待选接口B2中的4B2脚连接，BMC FLASH 103的使能端S_N可与数据选择器的目标接口A中的4A脚连接。当数据选择器的第二待选接口B2与目标接口A接通时，通过将BMC FLASH 103的使能端S_N置为低电平，可使能BMC FLASH 103；当将BMC FLASH 103的使能端S_N置为高电平、或者数据选择器的第二待选接口B2与目标接口A未接通时，BMC FLASH 103为未使能状态。
当逻辑器件判定传输数据无异常、需要将传输数据发送至BMC FLASH 103时，可将数据选择器的选择控制端S置为高电平，则数据选择器的第二待选接口B2与目标接口A被接通。在BMC FLASH 103同时为使能状态的情况下，逻辑器件可沿着B2-A的数据通道将传输数据发送至BMC FLASH 103。
类似地，当对BMC FLASH 103中的固件信息进行校验时，可同样将数据选择器的选择控制端S置为高电平，令数据选择器的第二待选接口B2与目标接口A被接通。在BMC FLASH103同时为使能状态的情况下，逻辑器件可沿着B2-A的数据通道对BMC FLASH 103中的固件信息并进行校验。
一般地，对于SPI总线，传输数据具体可包括MOSI信号、MISO信号和CLK信号。
进一步地，在上述内容的基础上，数据选择器的使能端OE_N与逻辑器件的第三控制输出端F5连接；BMC FLASH 103的复位端RESET_N与逻辑器件的第四控制输出端P15连接。
在本实施例中，数据选择器的使能与否同样可由逻辑器件来控制。则，逻辑器件也可将数据选择器置为未使能状态以中断数据传输。
参见图3所示，本申请实施例公开了一种BMC固件信息的数据访问方法，应用于连接在BMC 101与BMC FLASH 103之间的控制电路102，主要包括：
S11：读取BMC 101发送至数据总线上的传输数据。
S12：判断传输数据是否异常；若是，则进入S13；若否，则进入S14。
S13：中断数据总线上的数据传输。
S14：将传输数据发送至BMC FLASH 103。
可见，本申请实施例所公开的BMC固件信息的数据访问系统，建立了对BMC固件信息的访问监察机制，利用连接在BMC 101与BMC FLASH 103之间的控制电路102，对数据总线上的传输数据进行安全监控，并在检测到异常情况时中断数据传输，从而有效确保了BMCFLASH 103中存储的BMC固件信息的安全性以及服务器运行的可靠性。
参见图4所示，本申请实施例公开了一种BMC固件信息的数据访问方法，应用于连接在BMC 101与BMC FLASH 103之间的控制电路102，主要包括：
S21：对BMC FLASH 103中存储的BMC固件信息进行校验；若校验失败，则进入S22；若校验成功，则进入S23。
具体地，在本实施例中，控制电路102除了可在数据传输过程中进行异常监测，还可以对BMC FLASH 103中存储的BMC固件信息进行校验。特别地，该校验过程可定期自发进行。类似地，本领域技术人员可在控制电路102中预先设计相关的校验机制和程序，本申请对此并不做进一步限定。
S22：生成告警信息并发送至报警器。
S23：读取BMC 101发送至数据总线上的传输数据。
若校验成功，则可对数据总线上的传输数据进行异常检测。即，本实施例具体采用了校验+监测的双重保护方式来保障BMC固件信息的安全可靠性。
S24：判断传输数据是否异常；若是，则进入S25；若否，则进入S26。
S25：中断数据总线上的数据传输。
S26：将传输数据发送至BMC FLASH 103。
关于上述BMC固件信息的数据访问方法的具体内容，可参考前述关于BMC固件信息的数据访问系统的详细介绍，这里就不再赘述。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。
Claims (10)
1.一种BMC固件信息的数据访问系统，其特征在于，包括依次连接的BMC、控制电路和BMC FLASH；
所述控制电路用于读取所述BMC发送至数据总线上的传输数据；判断所述传输数据是否异常；若是，则中断所述数据总线上的数据传输；若否，则将所述传输数据发送至所述BMCFLASH。
2.根据权利要求1所述的数据访问系统，其特征在于，所述控制电路还用于：
在读取所述BMC发送至数据总线上的传输数据之前，对所述BMC FLASH中存储的BMC固件信息进行校验；若校验成功，则用于读取所述BMC发送至数据总线上的传输数据。
3.根据权利要求2所述的数据访问系统，其特征在于，还包括：
与所述控制电路连接的报警器，用于在所述控制电路对所述BMC FLASH中存储的BMC固件信息校验失败后，接收所述控制电路发送的告警信息以进行报警。
4.根据权利要求2所述的数据访问系统，其特征在于，所述控制电路包括数据选择器和逻辑器件；
所述数据选择器的第一待选接口与所述BMC的数据总线接口连接，所述数据选择器的第二待选接口与所述逻辑器件的第一数据总线接口连接，所述数据选择器的目标接口与所述BMC FLASH的数据总线接口和所述逻辑器件的第二数据总线接口均连接；
所述数据选择器的选择控制端与所述逻辑器件的第一控制输出端连接，用于根据所述逻辑器件输出的第一控制信号接通所述第一待选接口与所述目标接口，或者接通所述第二待选接口与所述目标接口；所述BMC FLASH的使能端通过所述数据选择器与所述逻辑器件的第二控制输出端连接。
5.根据权利要求4所述的数据访问系统，其特征在于，所述数据选择器的使能端与所述逻辑器件的第三控制输出端连接；所述BMC FLASH的复位端与所述逻辑器件的第四控制输出端连接。
6.根据权利要求4所述的数据访问系统，其特征在于，所述逻辑器件为CPLD。
7.根据权利要求1至6任一项所述的数据访问系统，其特征在于，所述数据总线为SPI总线。
8.一种BMC固件信息的数据访问方法，其特征在于，应用于连接在BMC与BMC FLASH之间的控制电路，所述数据访问方法包括：
读取所述BMC发送至数据总线上的传输数据；
判断所述传输数据是否异常；
若是，则中断所述数据总线上的数据传输；
若否，则将所述传输数据发送至所述BMC FLASH。
9.根据权利要求8所述的数据访问方法，其特征在于，在所述读取所述BMC发送至数据总线上的传输数据之前，还包括：
对所述BMC FLASH中存储的BMC固件信息进行校验；
若校验成功，则启动所述读取所述BMC发送至数据总线上的传输数据的步骤。
10.根据权利要求9所述的数据访问方法，其特征在于，在所述对所述BMC FLASH中存储的BMC固件信息进行校验之后，还包括：
若校验失败，则生成告警信息并发送至报警器。
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| CN110414278B (zh) | 2021-07-16 |
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