CN110189691B - 像素驱动电路及显示面板 - Google Patents

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Abstract

本发明提供了一种像素驱动电路及显示面板，包括第一输入模块、第二输入模块、第一驱动模块、第二驱动模块以及发光二极管；所述第一输入模块和所述第一驱动模块组成第一驱动组，所述第二输入模块和所述第二驱动模块组成第二驱动组，所述第一驱动组和所述第二驱动组可以分别单独驱动所述发光二极管发光；当所述发光二极管需要进行长时间发光时，所述第一驱动组和所述第二驱动组交替工作，防止因单一驱动模块长时间工作产生驱动异常，如出现画面残影等问题。

Description

像素驱动电路及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种像素驱动电路及显示面板。
背景技术
有机发光显示面板利用有机发光二极管(英文全称：Organic Lighting EmittingDiode，简称：OLED)显示图像，是一种主动发光的显示面板，其显示方式与传统的液晶显示面板的显示方式不同，无需背光灯，而且具有对比度高、响应速度快、轻薄等诸多优点。因此，有机发光显示面板为可以取代液晶显示面板的新一代显示面板。
与液晶显示面板的电压驱动发光不同，有机发光显示面板依靠电流驱动发光。为了达到更高的分辨率、亮度及画质，须采用主动矩阵的驱动方式，即需要直接向OLED提供驱动电流，因此，当需要OLED长时间发光时，用于驱动OLED的开关晶体管必须长时间保持开态，但开关晶体管长时间保持开态工作，会产生电偏压及热偏压，在电偏压及热偏压的应力作用下，开关晶体管的电学性能会发生改变，从而影响OLED的发光质量，在实际应用中会出现显示画面残影的问题。
发明内容
基于上述现有技术中存在的问题，本发明提供一种像素驱动电路及显示面板，旨在通过缩短开关晶体管的工作时间，解决发光二极管长时间显示后出现画面残影的问题。
本发明提供了一种像素驱动电路，其特征在于，包括：
第一输入模块；
第一驱动模块，与所述第一输入模块连接；
第二输入模块；
第二驱动模块，与所述第二输入模块连接；以及
发光二极管，与所述第一驱动模块和所述第二驱动模块连接；
所述第一输入模块控制所述第一驱动模块驱动所述发光二极管发光；
所述第二输入模块控制所述第二驱动模块驱动所述发光二极管发光。
根据本发明一实施例，所述第一输入模块连接第一扫描信号输入端、第一数据信号输入端及第一节点，所述第一扫描信号输入端向所述第一输入模块输入第一扫描信号，所述第一数据信号输入端向所述第一输入模块输入第一数据信号，所述第一扫描信号控制所述第一输入模块将所述第一数据信号传输至所述第一节点；
所述第二输入模块连接第二扫描信号输入端、第二数据信号输入端及第二节点，所述第二扫描信号输入端向所述第二输入模块输入第二扫描信号，所述第二数据信号输入端向所述第二输入模块输入第二数据信号，所述第二扫描信号控制所述第二输入模块将所述第二数据信号传输至所述第二节点；
所述第一驱动模块连接所述第一节点、第一电压输入端及所述发光二极管的阳极，所述第一节点的第一数据信号控制所述第一驱动模块将所述第一电压输入端输入的电压传输至所述发光二极管的阳极；
所述第二驱动模块连接所述第二节点、第一电压输入端及所述发光二极管的阳极，所述第二节点的第二数据信号控制所述第二驱动模块将所述第一电压输入端输入的电压传输至所述发光二极管的阳极；
所述发光二极管的阴极连接第二电压输入端。
根据本发明一实施例，所述第一节点与所述第一电压输入端之间连接第一存储电容，用于存储所述第一节点的第一数据信号；
所述第二节点与所述第一电压输入端之间连接第二存储电容，用于存储所述第二节点的第二数据信号。
根据本发明一实施例，所述第一节点与所述第二节点之间连接第三存储电容，用于存储所述第一节点的第一数据信号或所述第二节点的第二数据信号。
根据本发明一实施例，所述第一扫描信号输入端连接第一扫描线，所述第二扫描信号输入端连接第二扫描线，所述第一数据信号输入端与所述第二数据信号输入端均连接第一数据线。
根据本发明一实施例，所述第一扫描信号输入端与所述第二扫描信号输入端均连接第一扫描信号线，所述第一数据信号输入端连接第一数据线，所述第二数据信号输入端连接第二数据线。
根据本发明一实施例，所述第一输入模块包括第一开关晶体管，所述第一开关晶体管的栅极连接所述第一扫描信号输入端，所述第一开关晶体管的源极连接所述第一数据信号输入端，所述第一开关晶体管的漏极连接所述第一节点；
所述第二输入模块包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第二扫描信号输入端，所述第二开关晶体管的源极连接所述第二数据信号输入端，所述第二开关晶体管的漏极连接所述第二节点。
根据本发明一实施例，所述第一驱动模块包括第三开关晶体管，所述第三开关晶体管的栅极连接所述第一节点，所述第三开关晶体管的源极连接所述第一电压输入端，所述第三开关晶体的漏极连接所述发光二极管的阳极；
所述第二驱动模块包括第四开关晶体管，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的源极连接所述第一电压输入端，所述第四开关晶体管的漏极连接所述发光二极管的阳极。
根据本发明一实施例，各个所述开关晶体管为n型晶体管或p型晶体管。
本发明还提供了一种显示面板，包括如上所述的像素驱动电路。
本发明的有益效果是：本发明提供的像素驱动电路及显示面板，包括第一输入模块、第二输入模块、第一驱动模块、第二驱动模块以及发光二极管，所述第一输入模块和所述第一驱动模块组成第一驱动组，所述第二输入模块和所述第二驱动模块组成第二驱动组，所述第一驱动组和所述第二驱动组可以分别单独驱动所述发光二极管发光；当所述发光二极管需要进行长时间发光时，所述第一驱动组和所述第二驱动组交替工作，防止因单一驱动模块长时间工作产生驱动异常，如出现画面残影等问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1和图2是本发明实施例提供的像素驱动电路的结构示意图，其中，图1所示的像素驱动电路包括第一存储电容和第二存储电容，图2所示的像素驱动电路包括第三存储电容；
图3和图4是以图1所示的像素驱动电路为基础的第一种实施方式的像素驱动电路结构示意图；
图5和图6是本发明实施例提供的第一种实施方式的像素驱动电路的驱动时序图；
图7和图8是以图1所示的像素驱动电路为基础的第二种实施方式的像素驱动电路结构示意图；
图9和图10是本发明实施例提供的第二种实施方式的像素驱动电路的驱动时序图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本发明实施例提供了一种像素驱动电路，用于驱动发光二极管发光，所述像素驱动电路包括由第一输入模块和第一驱动模块组成的第一驱动组，及由第二输入模块和第二驱动模块组成的第二驱动组，所述第一驱动组和所述第二驱动组可以分别单独驱动所述发光二极管发光；当所述发光二极管需要进行长时间发光时，所述第一驱动组和所述第二驱动组交替工作，防止因单一驱动模块长时间工作导致驱动异常，如出现画面残影等问题。
下面结合附图对本发明实施例提供的像素驱动电路进行具体说明：
如图1所示，是本发明一实施例提供的像素驱动电路示意图，所述像素驱动电路包括第一输入模块101、第二输入模块102、第一驱动模块103、第二驱动模块104、以及发光二极管105。
所述第一输入模块101与所述第一驱动模块103连接，所述第一驱动模块103与所述发光二极管105连接；所述第一输入模块101向所述第一驱动模块103提供控制信号，所述第一驱动模块103在所述控制信号的控制下驱动所述发光二极管105发光。可选地，所述第一输入模块101向所述第一驱动模块103提供的控制信号为电压信号。
所述第二输入模块102与所述第二驱动模块104连接，所述第二驱动模块104与所述发光二极管105连接；所述第二输入模块102向所述第二驱动模块104提供控制信号，所述第二驱动模块104在所述控制信号的控制下驱动所述发光二极管105发光。可选地，所述第二输入模块102向所述第二驱动模块104提供的控制信号为电压信号。
根据本发明一实施例，所述第一输入模块101与所述第一驱动模块103组成第一驱动组，所述第二输入模块102与所述第二驱动模块104组成第二驱动组，所述第一驱动组和所述第二驱动组可以分别单独驱动所述发光二极管105发光；当所述发光二极管105需要进行长时间发光时，所述第一驱动组与所述第二驱动组交替工作，例如，当所述发光二极管105需要进行的连续发光时间为T，在前T/2的时间内，由所述第一驱动组驱动所述发光二极管105发光，所述第二驱动组不进行驱动工作，在后T/2的时间内，所述第一驱动组停止驱动工作，由所述第二驱动组驱动所述发光二极管105发光，从而防止因单一驱动模块长时间工作产生驱动异常，进而导致显示异常的问题，避免因此而产生的画面残影的问题。
根据本发明一实施例，如图1所示，所述第一输入模块101分别与第一扫面信号输入端S1、第一数据信号输入端D1及第一节点A连接，所述第一扫描信号输入端S1可以向所述第一输入模块101提供第一扫描信号，所述第一数据信号输入端D1可以向所述第一输入模块101提供第一数据信号，所述第一输入模块101在所述第一扫描信号的控制下将所述第一数据信号传输至所述第一节点A。
所述第二输入模块102分别与第二扫面信号输入端S2、第二数据信号输入端D2及第二节点B连接，所述第二扫描信号输入端S2可以向所述第二输入模块102提供第二扫描信号，所述第二数据信号输入端D2可以向所述第二输入模块102提供第二数据信号，所述第二输入模块102在所述第二扫描信号的控制下将所述第二数据信号传输至所述第二节点B。
所述第一驱动模块103分别与所述第一节点A、第一电压输入端VDD及所述发光二极管105的阳极连接，所述第一电压输入端VDD可以向所述第一驱动模块103提供电压信号，所述第一驱动模块103可以在所述第一节点A的第一数据信号的控制下，将所述第一电压输入端VDD提供的电压传输至所述发光二极管105的阳极。
所述第二驱动模块104分别与所述第二节点B、第一电压输入端VDD及所述发光二极管105的阳极连接，所述第一电压输入端VDD可以向所述第二驱动模块104提供电压信号，所述第二驱动模块104可以在所述第二节点B的第二数据信号的控制下，将所述第一电压输入端VDD提供的电压传输至所述发光二极管105的阳极。
所述发光二极管105的阴极连接第二电压输入端VSS，所述发光二极管105利用所述第一电压输入端VDD及所述第二电压输入端VSS提供的电压进行发光。
根据本发明一实施例，所述第一输入模块101通过向所述第一节点A提供第一数据信号，用于控制所述第一驱动模块103的驱动功能，进而控制所述发光二极管105的发光动作，即所述发光二极管105可以被所述第一驱动组控制发光；所述第二输入模块102通过向所述第二节点B提供第二数据信号，用于控制所述第二驱动模块104的驱动功能，进而控制所述发光二极管105的发光动作，即所述发光二极管105可以被所述第二驱动组控制发光；综上所述，所述发光二极管105的发光动作，可以由所述第一驱动组驱动完成，也可以由第二驱动组驱动完成，当所述第一驱动组驱动所述发光二极管105发光时，所述第二驱动组停止驱动功能，反之亦然，从而缩短单一驱动组的工作时间，避免因单一驱动组长时间工作导致的显示异常。
根据本发明一实施例，所述像素驱动电路还包括存储电容，用于存储所述第一节点A或所述第二节点B的数据信号，以控制所述第一驱动模块103和/或所述第二驱动模块104的驱动功能，根据所述像素驱动电路中的存储电容的数量和与其它元件的连接关系可以有两种实施方式，下面对这两种实施方式分别进行介绍：
存储电容的第一种实施方式是如图1所示的电路结构，所述像素驱动电路包括第一存储电容C1和第二存储电容C2，所述第一存储电容C1连接在所述第一节点A和所述第一电压输入端VDD之间，用于存储所述第一节点A的第一数据信号；所述第二存储电容C2连接在所述第二节点B和所述第一电压输入端VDD之间，用于存储所述第二节点B的第二数据信号。
存储电容的第二种实施方式是如图2所示的电路结构，所述像素驱动电路仅包括第三存储电容C3，所述第一存储电容C3连接在所述第一节点A和所述第二节点B之间，用于存储所述第一节点A或所述第二节点B的数据信号；与图1所示的电路结构相比，图2所示的电路结构减少了存储电容的数量，从而可以减小图2所示的像素驱动电路所占据的空间，且可以达到与图1所示的像素驱动电路相同的效果。应当理解的是，图2所示的像素驱动电路中，连接所述第一节点A与所述第三存储电容C3的连线，与连接所述第一电压输入端VDD与所述第一驱动模块103的连线相较于第三节点C，所述第三节点C为空心圆圈，其意思表示是，连接所述第一节点A与所述第三存储电容C3的连线和连接所述第一电压输入端VDD与所述第一驱动模块103的连线相交但不导通。
需要说明的是，图1所示的像素驱动电路与图2所示的像素驱动电路的区别仅在于存储电容的数量和连接关系不同，二者可以达到相同的驱动效果，图1所示的像素驱动电路的优势在图2所述的像素驱动电路中同样可以体现；下面以图1所示的像素驱动电路为基础，对本发明实施例提供的像素驱动电路进行进一步的阐述，应当理解的是，同样可以以图2所示的像素驱动电路为基础进行阐述，二者的区别仅止于如上所述的图1所示的像素驱动电路与图2所示的像素驱动电路之间的区别，因此对于以图2为基础的像素驱动电路不再单独示例。
在以图1所示的像素驱动电路为基础的前提下，根据像素驱动电路与数据线和扫描线的连接关系，可以存在以下两种实施方式：
第一种实施方式：
如图3所示，所述第一扫描信号输入端S1连接第一扫描线Gate1，所述第二扫描信号输入端S2连接第二扫描线Gate2，所述第一数据信号输入端D1与所述第二数据信号输入端D2均连接第一数据线Data1。
所述第一扫描线Gate1通过所述第一扫描信号输入端S1向所述第一输入模块101提供第一扫描信号，所述第一数据线Data1通过所述第一数据信号输入端D1向所述第一输入模块101提供第一数据信号，所述第一输入模块101在所述第一扫描信号的控制下，将所述第一数据信号传输至所述第一节点A。
所述第二扫描线Gate2通过所述第二扫描信号输入端S2向所述第二输入模块102提供第二扫描信号，所述第一数据线Data1通过所述第二数据信号输入端D2向所述第二输入模块102提供第一数据信号，所述第二输入模块102在所述第二扫描信号的控制下，将所述第一数据信号传输至所述第二节点B。
可选地，如图4所示，所述第一输入模块101包括第一开关晶体管T1，所述第二输入模块102包括第二开关晶体管T2，所述第一驱动模块103包括第三开关晶体管T3，所述第二驱动模块104包括第四开关晶体管T4。
所述第一开关晶体管T1的栅极连接所述第一扫描信号输入端S1，所述第一开关晶体管T1的源极连接所述第一数据信号输入端D1，所述第一开关晶体管T1的漏极连接所述第一节点A。
所述第二开关晶体管T2的栅极连接所述第二扫描信号输入端S2，所述第二开关晶体管T2的源极连接所述第二数据信号输入端D2，所述第二开关晶体T2管的漏极连接所述第二节点B。
所述第三开关晶体管T3的栅极连接所述第一节点A，所述第三开关晶体管T3的源极连接所述第一电压输入端VDD，所述第三开关晶体T3的漏极连接所述发光二极管105的阳极。
所述第四开关晶体管T4的栅极连接所述第二节点B，所述第四开关晶体管T4的源极连接所述第一电压输入端VDD，所述第四开关晶体管T4的漏极连接所述发光二极管105的阳极。
可选地，所述第一开关晶体管T1、第二开关晶体管T2、第三开关晶体管T3和第四开关晶体管T4为n型晶体管或p型晶体管。下面以所述开关晶体管均为n型晶体管为例进行说明，即，当所述开光晶体管的栅极为高电平时，所述开光晶体管的源极与漏极导通，当所述开关晶体管的栅极为低电平时，所述开关晶体管的源极与漏极断开。
下面结合图5、图6介绍图4所示的像素驱动电路的工作原理，以所述发光二极管105在第N帧开始发光，且持续发光至第N+2i帧为例，其中，图5为第N帧显示时所述第一扫描信号S1’、第二扫描信号S2’和第一数据信号D1’的信号时序图，图6为第N+i帧显示时所述第一扫描信号S1’、第二扫描信号S2’和第一数据信号D1’的信号时序图：
所述第一扫描信号S1’、所述第二扫描信号S2’和所述第一数据信号D1’的时序包括第一时间段t1和第二时间段t2；其中，
在第N帧时，如图5所示，在所述第一时间段t1内，所述第一扫描信号S1’为高电平，所述第二扫描信号S2’为低电平，所述第一数据信号D1’为开态电压VGH，所述第一数据信号D1’通过所述第一开关晶体管T1传输至所述第一节点A，所述第三开光晶体管T3在所述开态电压VGH的作用下开启，将所述第一电压输入端VDD输入的电压传输至所述发光二极管105的阳极，所述发光二极管105发光。
在所述第二时间段t2内，所述第一扫描信号S1’为低电平，所述第二扫描信号S2’为高电平，所述第一数据信号D1’为关态电压VGL，所述第一数据信号D1’通过所述第二开关晶体管T2传输至所述第二节点B，所述第四开光晶体管T4在所述关态电压VGL的所用下关闭，所述发光二极管105保持发光。
在第N+i帧时，如图6所示，在所述第一时间段t1内，所述第一扫描信号S1’为高电平，所述第二扫描信号S2’为低电平，所述第一数据信号D1’为关态电压VGL，所述第一数据信号D1’通过所述第一开关晶体管T1传输至所述第一节点A，所述第三开光晶体管T3在所述关态电压VGL的作用下关闭。
在所述第二时间段t2内，所述第一扫描信号S1’为低电平，所述第二扫描信号S2’为高电平，所述第一数据信号D1’为开态电压VGH，所述第一数据信号D1’通过所述第二开关晶体管T2传输至所述第二节点B，所述第四开光晶体管T4在所述关开态电压VGH的所用下开启，将所述第一电压输入端VDD输入的电压传输至所述发光二极管105的阳极，所述发光二极管105发光。
上述实施例中，在所述发光二极管105持续发光的2i帧时间内，所述第三开关晶体管T3在前i帧持续工作，在后i帧保持关闭，所述第四开关晶体管T4与所述第三开关晶体管T3的工作状态保持相反，在保证所述发光二极管持续发光的同时，将所述第三开关晶体管T3和所述第四开光晶体管T4的工作时间减半，防止所述第三开关晶体管T3或所述第四开关晶体管T4因长时间工作产生电偏压或热偏压的问题，提高所述发光二极管105的显示效果。
应当理解的是，虽然上述实施例将所述第三开关晶体管T3和第四开关晶体管T4的工作时间均设置为所述发光二极管105发光时间的一半，但并不仅限于上述设置，例如，还可以将所述第三开关晶体管T3和第四开关晶体管T4的工作时间设置为不相等，另外也可以将所述第三开关晶体管T3和/或第四开关晶体管T4的工作时间分为多段，只要满足所述第三开关晶体管T3和第四开关晶体管T4交替工作即可，本发明及其实施例对此不做限制。应当理解的是，上述设置方式均可以通过调整所述第一扫描信号S1’、第二扫描信号S2’和第一数据信号D1’的时序进行设置。
第二种实施方式：
如图7所示，所述第一扫描信号输入端S1与所述第二扫描信号输入端S2均连接第一扫描线Gate1，所述第一数据信号输入端D1连接第一数据线Data1，所述第二数据信号输入端D2连接第二数据线Data2。
所述第一扫描线Gate1通过所述第一扫描信号输入端S1向所述第一输入模块101提供第一扫描信号，所述第一数据线Data1通过所述第一数据信号输入端D1向所述第一输入模块101提供第一数据信号，所述第一输入模块101在所述第一扫描信号的控制下，将所述第一数据信号传输至所述第一节点A。
所述第一扫描线Gate1通过所述第二扫描信号输入端S2向所述第二输入模块102提供第一扫描信号，所述第二数据线Data2通过所述第二数据信号输入端D2向所述第二输入模块102提供第二数据信号，所述第二输入模块102在所述第一扫描信号的控制下，将所述第二数据信号传输至所述第二节点B。
可选地，如图8所示，所述第一输入模块101包括第一开关晶体管T1，所述第二输入模块102包括第二开关晶体管T2，所述第一驱动模块103包括第三开关晶体管T3，所述第二驱动模块104包括第四开关晶体管T4。
所述第一开关晶体管T1的栅极连接所述第一扫描信号输入端S1，所述第一开关晶体管T1的源极连接所述第一数据信号输入端D1，所述第一开关晶体管T1的漏极连接所述第一节点A。
所述第二开关晶体管T2的栅极连接所述第二扫描信号输入端S2，所述第二开关晶体管T2的源极连接所述第二数据信号输入端D2，所述第二开关晶体T2管的漏极连接所述第二节点B。
所述第三开关晶体管T3的栅极连接所述第一节点A，所述第三开关晶体管T3的源极连接所述第一电压输入端VDD，所述第三开关晶体T3的漏极连接所述发光二极管105的阳极。
所述第四开关晶体管T4的栅极连接所述第二节点B，所述第四开关晶体管T4的源极连接所述第一电压输入端VDD，所述第四开关晶体管T4的漏极连接所述发光二极管105的阳极。
可选地，所述第一开关晶体管T1、第二开关晶体管T2、第三开关晶体管T3和第四开关晶体管T4为n型晶体管或p型晶体管。下面以所述开关晶体管均为n型晶体管为例进行说明，即，当所述开光晶体管的栅极为高电平时，所述开光晶体管的源极与漏极导通，当所述开关晶体管的栅极为低电平时，所述开关晶体管的源极与漏极断开。
下面结合图9、图10介绍图8所示的像素驱动电路的工作原理，以所述发光二极管105在第N帧开始发光，且持续发光至第N+2i帧为例，其中，图9为第N帧显示时所述第一扫描信号S1’、第一数据信号D1’和第二数据信号D2’的信号时序图，图10为第N+i帧显示时所述第一扫描信号S1’、第一数据信号D1’和第二数据信号D2’的信号时序图：
所述第一扫描信号S1’、第一数据信号D1’和第二数据信号D2’的信号时序包括第一时间段t1和第二时间段t2；其中，
在第N帧时，如图9所示，在所述第一时间段t1内，所述第一扫描信号S1’为高电平，所述第一数据信号D1’为开态电压VGH，所述第二数据信号D2’为关态电压VGL，所述第一数据信号D1’通过所述第一开关晶体管T1传输至所述第一节点A，所述第三开光晶体管T3在所述开态电压VGH的作用下开启，将所述第一电压输入端VDD输入的电压传输至所述发光二极管105的阳极，所述发光二极管105发光；所述第二数据信号D2’通过所述第二开关晶体管T2传输至所述第二节点B，所述第四开光晶体管T4在所述关态电压VGL的作用下关闭。
在所述第二时间段t2内，所述第一扫描信号S1’为低电平，所述第一开关晶体管T1和所述第二开关晶体管T2均关闭。
在第N+i帧时，如图10所示，在所述第一时间段t1内，所述第一扫描信号S1’为高电平，所述第一数据信号D1’为关态电压VGL，所述第二数据信号D2’为开态电压VGH，所述第一数据信号D1’通过所述第一开关晶体管T1传输至所述第一节点A，所述第三开光晶体管T3在所述关态电压VGL的作用下关闭；所述第二数据信号D2’通过所述第二开关晶体管T2传输至所述第二节点B，所述第四开光晶体管T4在所述开态电压VGH的作用下开启，将所述第一电压输入端VDD输入的电压传输至所述发光二极管105的阳极，所述发光二极管105发光。
在所述第二时间段t2内，所述第一扫描信号S1’为低电平，所述第一开关晶体管T1和所述第二开关晶体管T2均关闭。
上述实施例中，在所述发光二极管105持续发光的2i帧时间内，所述第三开关晶体管T3在前i帧持续工作，在后i帧保持关闭，所述第四开关晶体管T4与所述第三开关晶体管T3的工作状态保持相反，在保证所述发光二极管105持续发光的同时，将所述第三开关晶体管T3和所述第四开光晶体管T4的工作时间减半，防止所述第三开关晶体管T3或所述第四开关晶体管T4因长时间工作产生电偏压或热偏压的问题，提高所述发光二极管105的显示效果。
应当理解的是，虽然上述实施例将所述第三开关晶体管T3和第四开关晶体管T4的工作时间均设置为所述发光二极管105发光时间的一半，但并不仅限于上述设置，例如，还可以将所述第三开关晶体管T3和第四开关晶体管T4的工作时间设置为不相等，另外也可以将所述第三开关晶体管T3和/或第四开关晶体管T4的工作时间分为多段，只要满足所述第三开关晶体管T3和第四开关晶体管T4交替工作即可，本发明及其实施例对此不做限制。应当理解的是，上述设置方式均可以通过调整所述第一扫描信号S1’、第一数据信号D1’和第二数据信号D2’的时序进行设置。
基于同样的发明构思，本发明实施例还提供了一种显示面板，包括以上所述的像素驱动电路，具体可参照以上所述的像素驱动电路，在此不做赘述。
本发明实施例提供的像素驱动电路及显示面板，包括由第一输入模块和所述第一驱动模块组成的第一驱动组，及由第二输入模块和所述第二驱动模块组成的第二驱动组，所述第一驱动组和所述第二驱动组可以分别单独驱动所述发光二极管发光；当所述发光二极管需要进行长时间发光时，所述第一驱动组和所述第二驱动组交替工作，从而缩短单一驱动组的工作时间，防止因单一驱动模块长时间工作导致的驱动异常，如产生画面残影等问题。
综上所述，虽然本发明以具体实施例揭露如上，但上述实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定发范围为准。

Claims (8)

1.一种像素驱动电路，其特征在于，包括：
第一输入模块；
第一驱动模块，与所述第一输入模块通过第一节点连接；
第二输入模块；
第二驱动模块，与所述第二输入模块通过第二节点连接；以及
发光二极管，与所述第一驱动模块和所述第二驱动模块连接；
所述第一输入模块控制所述第一驱动模块驱动所述发光二极管发光；
所述第二输入模块控制所述第二驱动模块驱动所述发光二极管发光；
其中，所述第一节点与所述第二节点之间连接有第三存储电容，所述第三存储电容用于存储所述第一节点或所述第二节点的数据信号。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一输入模块连接第一扫描信号输入端、第一数据信号输入端及所述第一节点，所述第一扫描信号输入端向所述第一输入模块输入第一扫描信号，所述第一数据信号输入端向所述第一输入模块输入第一数据信号，所述第一扫描信号控制所述第一输入模块将所述第一数据信号传输至所述第一节点；
所述第二输入模块连接第二扫描信号输入端、第二数据信号输入端及所述第二节点，所述第二扫描信号输入端向所述第二输入模块输入第二扫描信号，所述第二数据信号输入端向所述第二输入模块输入第二数据信号，所述第二扫描信号控制所述第二输入模块将所述第二数据信号传输至所述第二节点；
所述第一驱动模块连接所述第一节点、第一电压输入端及所述发光二极管的阳极，所述第一节点的第一数据信号控制所述第一驱动模块将所述第一电压输入端输入的电压传输至所述发光二极管的阳极；
所述第二驱动模块连接所述第二节点、所述第一电压输入端及所述发光二极管的阳极，所述第二节点的第二数据信号控制所述第二驱动模块将所述第一电压输入端输入的电压传输至所述发光二极管的阳极；
所述发光二极管的阴极连接第二电压输入端。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一扫描信号输入端连接第一扫描线，所述第二扫描信号输入端连接第二扫描线，所述第一数据信号输入端与所述第二数据信号输入端均连接第一数据线。
4.根据权利要求2所述的像素驱动电路，其特征在于，所述第一扫描信号输入端与所述第二扫描信号输入端均连接第一扫描信号线，所述第一数据信号输入端连接第一数据线，所述第二数据信号输入端连接第二数据线。
5.根据权利要求2所述的像素驱动电路，其特征在于，所述第一输入模块包括第一开关晶体管，所述第一开关晶体管的栅极连接所述第一扫描信号输入端，所述第一开关晶体管的源极连接所述第一数据信号输入端，所述第一开关晶体管的漏极连接所述第一节点；
所述第二输入模块包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第二扫描信号输入端，所述第二开关晶体管的源极连接所述第二数据信号输入端，所述第二开关晶体管的漏极连接所述第二节点。
6.根据权利要求2所述的像素驱动电路，其特征在于，所述第一驱动模块包括第三开关晶体管，所述第三开关晶体管的栅极连接所述第一节点，所述第三开关晶体管的源极连接所述第一电压输入端，所述第三开关晶体的漏极连接所述发光二极管的阳极；
所述第二驱动模块包括第四开关晶体管，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的源极连接所述第一电压输入端，所述第四开关晶体管的漏极连接所述发光二极管的阳极。
7.根据权利要求5或6任一所述的像素驱动电路，其特征在于，各个所述开关晶体管为n型晶体管或p型晶体管。
8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的像素驱动电路。
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