CN110147346A - 基于cavium MIPS众核高性能计算的计算平台 - Google Patents

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Abstract

本发明公开了基于cavium MIPS众核高性能计算的计算平台，该计算平台采用ATCA架构，其主板上包括：两个CPU处理器，每个CPU处理器均连接TCAM芯片，每个CPU处理器配置了DDR4，所述CPU处理器连接以太网交换接口，所述太网交换接口连接用户数据接口和板间交互接口。有高度灵活性、可靠性、可配置、可扩展等显著特点，用以解决数据吞吐量不足、核心处理器数量不足，无法进行数量较多线程任务处理等问题。

Description

基于cavium MIPS众核高性能计算的计算平台
技术领域
本发明涉及计算技术领域，特别涉及基于cavium MIPS 众核高性能计算的计算平台。
背景技术
随着现代科技的发展，客户对于数据采集、智能算法、流量过滤、大数据分析、信令解析等功能的要求越来越高，也就意味着要求处理单元的处理速度越来越快，数据吞吐量越来越大，要求的带宽也越来越高，以前的相关产品已经越来越难以满足客户对于大宽带的需求，也无法满足对于计算处理能力的要求。现有的产品还有如下缺点：1、数据吞吐带宽不足，多数产品的带宽在300G以内；2、计算处理的核心数不够，导致无法对多线程任务进行同时处理；3、灵活性，可配置性，可扩展性单一。
发明内容
针对现有技术中的上述不足，本发明提供了基于cavium MIPS 众核高性能计算的计算平台，有高度灵活性、可靠性、可配置、可扩展等显著特点，用以解决数据吞吐量不足、核心处理器数量不足，无法进行数量较多线程任务处理等问题。
为了达到上述发明目的，本发明采用的技术方案为：
基于cavium MIPS 众核高性能计算的计算平台，该计算平台采用ATCA 架构，其主板上包括：两个CPU处理器，每个CPU处理器均连接TCAM芯片，每个CPU处理器配置了DDR4，所述CPU处理器连接以太网交换接口，所述太网交换接口连接用户数据接口和板间交互接口。
进一步，所述CPU处理器采用CN7890处理器。
进一步，所述TCAM芯片采用NLA122048。
进一步，所述太网交换接口是USB3.0 、SPI、PCIE、ILA、千兆以太网或万兆以太网任一接口，其中交换芯片采用CTC8096。
进一步，该计算平台电压监控和上电时序均选用LTC2977时序进行控制，复位和逻辑部分选用XC3S400AN，IPMB选用LPC1788，LPC1788是基于ARM Cortex-M3的微控制器。
进一步，该计算平台主板对外数据交换接口包括：前面板的预留2个USB3.0接口和3个RJ45接口，3个RJ45接口包括：两个调试串口、一个用于网口通讯或者复位按钮，主板的背面板包括：用于整板上电的电源接口的ZONE1、两个高速接口的ZONE2、两个高速接口和一个电源接口的ZONE3。
本发明的有益效果为：
1、高度灵活、可扩展性强，采用了标准ATCA架构；2、数据带宽足，数据吞吐量大，最大可达1120G；3、线程多，一个CPU最大有48个核；4、可选配置性强，用户可根据自己需求，配置成10G/40G/100G/模式，内存可根据需求进行DDR3/DDR4、16G/32G/64G/128G等配置；接口I/O多样，前面板有USB3.0接口，千兆以太网接口，串口，SD卡槽等多种接口；改变了传统的板卡灵活性差、可配置性差、扩展性单一、数据吞吐量不足、核心处理器数量不足，无法进行数量较多线程任务处理等缺点，使得该板卡使用更灵活，适应性更强，使用范围更广。
附图说明
图1为本发明的结构示意图；
图2为本发明详细的结构框图；
图3为本发明的IPMB管理域部分框图；
图4为本发明CPU的上电时序结构图；
图5为本发明CTC8096芯片上电时序结构图；
图6为本发明XC3S400AN复位逻辑框图；
图7为本发明主板对外数据交换接口结构图。
具体实施方式
为了使本发明的内容更容易被清楚地理解，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
如图1至图7所示，基于cavium MIPS 众核高性能计算的计算平台，该计算平台采用ATCA 架构，其主板上包括：两个CPU处理器，每个CPU处理器均连接TCAM芯片，每个CPU处理器配置了DDR4，所述CPU处理器连接以太网交换接口，所述太网交换接口连接用户数据接口和板间交互接口。
所述CPU处理器采用CN7890处理器。所述TCAM芯片采用NLA122048。所述太网交换接口是USB3.0 、SPI、PCIE、ILA、千兆以太网或万兆以太网任一接口，其中交换芯片采用CTC8096。该计算平台电压监控和上电时序均选用LTC2977时序进行控制，复位和逻辑部分选用XC3S400AN，IPMB选用LPC1788，LPC1788是基于ARM Cortex-M3的微控制器。该计算平台主板对外数据交换接口包括：前面板的预留2个USB3.0接口和3个RJ45接口，3个RJ45接口包括：两个调试串口、一个用于网口通讯或者复位按钮，主板的背面板包括：用于整板上电的电源接口的ZONE1、两个高速接口的ZONE2、两个高速接口和一个电源接口的ZONE3。
该装置使用过程中，Cavium 7890两个众核CPU支持从parallel nor flash、spinor flash、mmc或pci多种方式启动,本平台采用的是从SPI-NOR Flash启动stage 1bootloader和uboot, 然后从emmc存储芯片中加载linux kernel和rootfs，完成系统的启动工作。本平台采用ATCA架构，利用多样的CPU接口，如I2C/MDIO/SPI/PC/UART/GPIO来管理系统内部的环境温度，10G/100G数据收发，数据存储，IPMB管理本平台。借助CPU+EPLD的设计方案，可以支持各类接口的扩展。本平台能够具有很好的灵活性和可扩展性，通过CTC8096交换芯片，既可以将2x100G/16x10G业务管理数据通过ATCA ZONE2跟ATCA机箱的其他业务板交互，同时也可以将2x100G/24x10G业务管理数据通过ATCA ZONE3 RTM 连接到SFP+/QSFP28插槽，满足不同应用场景的需求。借助于Cavium 7890 高性能网络处理能力和众多的硬件加速单元，本平台可以支持多种网络协议的分析，高性能大流量数据的过滤，采集，分发，复制， 数据实时地压缩解压缩， 同时支持安全处理引擎和深度报文搜索引擎。利用Cavium 7890 CPU HFA硬件加速引擎，本平台可以实现高速实时的L4-L7层负载，进行关键字以及正则表达式搜索。
以上所述仅为本发明专利的较佳实施例而已，并不用以限制本发明专利，凡在本发明专利的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明专利的保护范围之内。

Claims (6)

1.基于cavium MIPS 众核高性能计算的计算平台，其特征在于，该计算平台采用ATCA架构，其主板上包括：两个CPU处理器，每个CPU处理器均连接TCAM芯片，每个CPU处理器配置了DDR4，所述CPU处理器连接以太网交换接口，所述太网交换接口连接用户数据接口和板间交互接口。
2.根据权利要求1所述的基于cavium MIPS 众核高性能计算的计算平台，其特征在于：所述CPU处理器采用CN7890处理器。
3.根据权利要求1所述的基于cavium MIPS 众核高性能计算的计算平台，其特征在于：所述TCAM芯片采用NLA122048。
4.根据权利要求1所述的基于cavium MIPS 众核高性能计算的计算平台，其特征在于：所述太网交换接口是USB3.0 、SPI、PCIE、ILA、千兆以太网或万兆以太网任一接口，其中交换芯片采用CTC8096。
5.根据权利要求1所述的基于cavium MIPS 众核高性能计算的计算平台，其特征在于：该计算平台电压监控和上电时序均选用LTC2977时序进行控制，复位和逻辑部分选用XC3S400AN，IPMB选用LPC1788，LPC1788是基于ARM Cortex-M3的微控制器。
6.根据权利要求1所述的基于cavium MIPS 众核高性能计算的计算平台，其特征在于：该计算平台主板对外数据交换接口包括：前面板的预留2个USB3.0接口和3个RJ45接口，3个RJ45接口包括：两个调试串口、一个用于网口通讯或者复位按钮，主板的背面板包括：用于整板上电的电源接口的ZONE1、两个高速接口的ZONE2、两个高速接口和一个电源接口的ZONE3。
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CN105548777A (zh) * 2016-01-27 2016-05-04 成都府河电力自动化成套设备有限责任公司 基于双cpu并行录波存储的故障录波装置
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