CN205983466U - 一种基于fpga的算法加速卡 - Google Patents
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Abstract
本实用新型公开了一种基于FPGA的算法加速卡，包括FPGA核心处理器和转发模块，查找模块和高速缓存模块的输入端相连接，所述高速缓存模块通过RS232数据接口与FPGA核心处理器相连接，所述FPGA核心处理器的表面上还设置有数据接口，且数据接口通过复位模块与PCIE接口模块相连接，所述FPGA核心处理器的输出端连接有网络接口模块，且所述网络接口模块连接有接口控制模块，所述转发模块的输出端与数据采集卡相连接，数据采集卡通过存储器与数据库相连接。本实用新型是在充分吸收了网络安全隔离新技术和硬件规则匹配技术等基础上完成，通过专用通信设备、自定义协议格式、并配合应用层数据提取，满足了新一代网络隔离技术的需求，采用硬件规则匹配技术加快了数据处理速度。
Description
技术领域
本发明涉及算法技术领域，具体为一种基于FPGA的算法的加速卡。
背景技术
目前，计算机网络发展非常迅速，各政府部门和企事业单位，都大量通过网络进行信息查询、邮件收发、数据共享等各种办公操作，由于计算机网络通信具有信息量大、信息更新速度快、信息处理和利用方便等优点，使得计算机网络通信已逐渐成为各个单位日常工作不可或缺的一部份，整个社会已步入网络信息化时代。
网络的飞速发展给人们带来方便的同时，也带了一系列的新问题，一方面，网络的飞速发展给企业和用户带来了便利，但同时也对网络安全管理提出了严峻的挑战。局域网内部以及局域网与互联网之间不断增长的数据通信，使网络及网络设备在负载、工作效率以及安全性方面都承受着巨大的压力，网络时断时续、网络速度慢、网络遭受攻击等故障一直制约着网络的正常运行，另一方面，随着Internet技术和应用的飞速发展，各种新的应用不断涌现，造成网络流量不断增加，在这种情况下，网络管理设备既要有更加强大的报文分析和流量分析功能，也需要对经过本设备的流量进行高效地转发处理。因此，需要有强大的CPU处理能力来同时保证分析工作和转发工作迅速完成。而网络服务器CPU处理能力的限制往往使得转发工作挤占了分析工作所需的资源，产品应用开发人员不得不在性能和功能的平衡取舍问题上花费很多的精力，网络性能问题甚至成了制约功能进一步丰富完善的瓶颈。
发明内容
针对以上问题，本发明提供了一种基于FPGA的算法加速卡，基于硬件的网络加速技术是采用硬件来实现字符串的匹配，以达到快速数据包处理的目的，这种结构使原本由服务器CPU和分析软件处理的工作下放到专用的硬件设备来执行，既加快了数据报文的分类处理速度，也使CPU从疲于应对高速数据的流量处理中解脱，可以有效解决背景技术中的问题。
为实现上述目的，本发明采用如下技术方案：
一种基于FPGA的算法加速卡，包括一块FPGA核心处理器和一个转发模块，所述FPGA核心处理器内设置有时钟异步处理模块与寄存器配置模块；
所述FPGA核心处理器外围设置有查找模块和高速缓存模块，所述查找模块通过高速缓存模块连接到FPGA核心处理器的数据接口（10）；
所述FPGA核心处理器的表面设置有一个数据接口（7），所述数据接口（7）通过设置在FPGA核心处理器外的复位模块连接到与PCIE接口模块连接；
所述FPGA核心处理器的数据输出端连接到网络接口模块，所述网络接口模块通过接口控制模块连接到转发模块，转发模块与FPGA核心处理器进行数据连接；
所述转发模块的输出端与数据采集卡相连接，数据采集卡通过存储器与数据库相连接；
所述FPGA核心处理器与查找模块分别连接到电源模块。
在上述技术方案中，所述FPGA核心处理器的数据接口（10）为RS232串行数据接口。
在上述技术方案中，所述PCIE接口模块内设置有程序下载电路。
在上述技术方案中，所述网络接口模块的输出端还连接有网络适配器，网络适配器的输出端为对外连接接口。
在上述技术方案中，数据库的输出端还连接有图形处理单元，且图形处理单元的输出端为对外连接接口。
在上述技术方案中，所述复位模块通过时钟控制模块与驱动器相连接。
与现有技术相比，本发明的有益效果是：该基于FPGA的算法加速卡，通过设置FPGA核心处理器配置PCIE接口模块，使得PCIE接口可以通过金手指直接与主机或者服务器的CPU主板相连。CPU根据首包的信息、安全策略和路由信息等通过PCIE总线向FPGA核心下达处理表，FPGA根据处理表的匹配规则来执行转发等功能。FPGA根据匹配的结果可以通过DMA(直接存储器访问)的方式经PCIE总线将所需数据直接送至服务器，实现线速采样，网络安全加速卡硬件平台的设计，是在充分吸收了网络安全隔离新技术和硬件规则匹配技术等基础上完成，通过专用通信设备、自定义协议格式、并配合应用层数据提取，满足了新一代网络隔离技术的需求，采用硬件规则匹配技术加快了数据处理速度。
附图说明
图1为本发明结构示意图；
图中：1-FPGA核心处理器；2-时钟异步处理模块；3-寄存器配置模块；4-电源模块；5-查找模块；6-高速缓存模块；7-数据接口；8-复位模块；9-配置下载电路；10-RS232数据接口；11-PCIE接口模块；12-转发模块；13-网络接口模块；14-RJ45/SFP接口控制模块；15-数据采集卡；16-存储器；17-数据库；18-网络适配器；19-上位机；20-图形处理单元；21-显示器；22-时钟控制模块；23-驱动器。
具体实施方式
下面结合附图，对本发明作详细的说明。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提供一种技术方案：一种基于FPGA的算法加速卡，包括FPGA核心处理器1和转发模块12，所述FPGA核心处理器1包括时钟异步处理模块2与寄存器配置模块3，且FPGA核心处理器1的输入端与电源模块4相连接，电源模块4的输出端与查找模块5和高速缓存模块6的输入端相连接，所述高速缓存模块6通过RS232数据接口10与FPGA核心处理器1相连接，所述FPGA核心处理器1的表面上还设置有数据接口7，且数据接口7通过复位模块8与PCIE接口模块11相连接，PCIE接口模块11还配置有可以下载程序代码的配置下载电路9，所述复位模块8的通过时钟控制模块22与驱动器23相连接，所述FPGA核心处理器1的输出端连接有网络接口模块13，本设计的网络接口模块13采用S558-5999-Q2F设计，其中端接电阻的设计很好地抑制了高速信号的反射，经测试达到了很好的耦合标准，增强了系统的整体精度和性能，所述网络接口模块13的输出端还连接有网络适配器18，网络适配器18的输出端与上位机19相连接，且所述网络接口模块13连接有RJ45/SFP接口控制模块14，所述RJ45/SFP接口控制模块14通过转发模块12与FPGA核心处理器1相连接，所述转发模块12的输出端与数据采集卡15相连接，数据采集卡15通过存储器16与数据库17相连接，所述数据库17的输出端还连接有图形处理单元20，且图形处理单元20的输出端与显示器21相连接，本系统采用DDR2-SDRAM模组来实现数据的高速存储和读出，设计采用Micron公司的MT16HTF12864H(I)-1GB模组可以很好的满足系统的要求。
网络接口模块是外部网络和内部核心处理单元的桥梁。它的设计包括PHY设计和MAC接口设计，该网络安全加速卡支持RJ45接口和SFP接口，单个接口速率达到1000Mbps，其中RJ45接口还能向下兼容10Mbps和100Mbps网络速率。根据网络接口模块的性能需求，PHY芯片采用Marvell公司的88E1145芯片，所述88E1145集成了4端口的以太网收发器，支持从10M到1000M的速率要求。每个端口都具有相同的功能却能独立工作。且内部设计了独立的MDC/MDIO接口。通过该接口可以对PHY进行灵活的逻辑地址设置和工作方式的设置。可以灵活配置4个端口是并行工作或由一个MDC串行控制。
本发明的工作原理：该基于FPGA的算法加速卡，通过设置FPGA核心处理器配置PCIE接口模块，使得PCIE接口可以通过金手指直接与主机或者服务器的CPU主板相连。CPU根据首包的信息、安全策略和路由信息等通过PCIE总线向FPGA核心下达处理表，FPGA根据处理表的匹配规则来执行转发等功能。FPGA根据匹配的结果可以通过DMA(直接存储器访问)的方式经PCIE总线将所需数据直接送至服务器，实现线速采样，网络安全加速卡硬件平台的设计，是在充分吸收了网络安全隔离新技术和硬件规则匹配技术等基础上完成，通过专用通信设备、自定义协议格式、并配合应用层数据提取，满足了新一代网络隔离技术的需求，采用硬件规则匹配技术加快了数据处理速度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种基于FPGA的算法加速卡，其特征在于包括一块FPGA核心处理器和一个转发模块，所述FPGA核心处理器内设置有时钟异步处理模块与寄存器配置模块；
所述FPGA核心处理器外围设置有查找模块和高速缓存模块，所述查找模块通过高速缓存模块连接到FPGA核心处理器的数据接口（10）；
所述FPGA核心处理器的表面设置有一个数据接口（7），所述数据接口（7）通过设置在FPGA核心处理器外的复位模块连接到与PCIE接口模块连接；
所述FPGA核心处理器的数据输出端连接到网络接口模块，所述网络接口模块通过接口控制模块连接到转发模块，转发模块与FPGA核心处理器进行数据连接；
所述转发模块的输出端与数据采集卡相连接，数据采集卡通过存储器与数据库相连接；
所述FPGA核心处理器与查找模块分别连接到电源模块。
2.根据权利要求1所述的一种基于FPGA的算法加速卡，其特征在于所述FPGA核心处理器的数据接口（10）为RS232串行数据接口。
3.根据权利要求1所述的一种基于FPGA的算法加速卡，其特征在于所述PCIE接口模块内设置有程序下载电路。
4.根据权利要求1所述的一种基于FPGA的算法加速卡，其特征在于所述网络接口模块的输出端还连接有网络适配器，网络适配器的输出端为对外连接接口。
5.根据权利要求1所述的一种基于FPGA的算法加速卡，其特征在于数据库的输出端还连接有图形处理单元，且图形处理单元的输出端为对外连接接口。
6.根据权利要求1所述的一种基于FPGA的算法加速卡，其特征在于所述复位模块通过时钟控制模块与驱动器相连接。
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