CN110136666A - 时序控制器及时序控制板 - Google Patents

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CN110136666A CN201910366280.0A CN201910366280A CN110136666A CN 110136666 A CN110136666 A CN 110136666A CN 201910366280 A CN201910366280 A CN 201910366280A CN 110136666 A CN110136666 A CN 110136666A
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integrated circuit
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sequence controller
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谢剑军
王凯
童焕勳
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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Abstract

本揭示提供一种时序控制器及时序控制板。所述时序控制器包括微控制单元、内集成电路从单元以及串行外设接口主单元。所述微控制单元用以控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换。所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。

Description

时序控制器及时序控制板
【技术领域】
本揭示涉及显示技术领域，特别涉及一种时序控制器及时序控制板。
【背景技术】
在液晶电视面板显示行业中，由于部分电源管理芯片(Power Manage IntegralChip,PMIC)中不存在非易失性存储器件，而是将PMIC中配置寄存器的数据存储在外部的闪存(Flash Memory)中并透过内集成电路(Inter-Integrated Circuit,I2C)总线转串行外设接口(Serial Peripheral Interface,SPI)总线进行存取。
目前的I2C转SPI协议中在读写闪存中的数据时，数据结构中的地址表示的是闪存的实际物理地址。但由于各家供应商所支持的寄存器数据在闪存中存储的物理地址不同，导致了使用者不能用相同的命令来读取各供应商的数据。
故，有需要提供一种时序控制器及时序控制板，以解决现有技术存在的问题。
【发明内容】
为解决上述技术问题，本揭示的一目的在于提供一种时序控制器及时序控制板，可以达成指令的统一性，方便地址管理及产品的导入。
为达成上述目的，本揭示提供一种时序控制器，包括微控制单元、内集成电路从单元以及串行外设接口主单元。所述微控制单元用以执行以下作用：
控制所述内集成电路从单元与外部的第一内集成电路主单元进行通讯；
控制所述串行外设接口主单元与外部的串行外设接口从单元进行通讯；以及
控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换。
所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。
于本揭示其中的一实施例中，所述的第一内集成电路主单元位于电源管理芯片之中，所述电源管理芯片包含第一寄存器单元以及第二寄存器单元。
于本揭示其中的一实施例中，所述的串行外设接口从单元位于闪存单元之中。所述闪存单元包含多个储存扇区。所述储存扇区具有各自的物理地址。第一物理地址对应的所述储存扇区用以存放所述第一寄存器单元的数据。第二物理地址对应的所述储存扇区用以存放所述第二寄存器单元的数据。
于本揭示其中的一实施例中，所述的第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区不相临。
于本揭示其中的一实施例中，所述的微控制单元用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
于本揭示其中的一实施例中，所述的电源管理芯片用以透过所述第一内集成电路主单元与所述时序控制器的所述内集成电路从单元通讯，以读取储存于所述闪存单元中的所述第一寄存器单元的数据以及所述第二寄存器单元的数据。
于本揭示其中的一实施例中，所述的时序控制器可电连接至外部的管理模块，所述管理模块包括第二内集成电路主单元，所述管理模块用以透过所述第二内集成电路主单元与所述时序控制器的所述内集成电路从单元通讯，以写入或读取储存于所述闪存单元中的所述第一寄存器单元的数据以及所述第二寄存器单元的数据。
本揭示还提供一种时序控制板，包括时序控制器、电源管理芯片、以及闪存单元。所述时序控制器包括微控制单元、内集成电路从单元以及串行外设接口主单元。所述微控制单元用以执行以下作用：
控制所述内集成电路从单元与所述电源管理芯片的第一内集成电路主单元进行通讯；
控制所述串行外设接口主单元与所述闪存单元的串行外设接口从单元进行通讯；以及
控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换。
所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。
于本揭示其中的一实施例中，所述的电源管理芯片包含第一寄存器单元以及第二寄存器单元。所述闪存单元包含多个储存扇区。所述储存扇区具有各自的物理地址。第一物理地址对应的所述储存扇区用以存放所述第一寄存器单元的数据。第二物理地址对应的所述储存扇区用以存放所述第二寄存器单元的数据。所述第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区不相临。
于本揭示其中的一实施例中，所述的微控制单元用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
由于本揭示的实施例的时序控制器及时序控制板中，所述微控制单元用以控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换，且所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。因此，可以使得所述闪存单元的所述储存扇区的物理地址映像至默认固定的逻辑地址，方便地址管理及产品的导入。另外，所述微控制单元判断所述逻辑地址的寻址步骤能更进一步达成指令的统一性。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1显示根据本揭示的一实施例的时序控制板的结构示意图；
图2显示根据本揭示的一实施例的查找表的数据结构示意图；
图3显示根据本揭示的一实施例的内集成电路从单元与内集成电路主单元的联机方式示意图；
图4显示根据本揭示的一实施例的串行外设接口主单元与串行外设接口从单元的联机方式示意图；
图5显示根据本揭示的一实施例的微控制单元判断逻辑地址并寻址至物理地址的步骤流程示意图；
图6显示根据本揭示的一实施例的内集成电路单元的指令格式示意图；以及
图7显示根据本揭示的一实施例的内集成电路单元的读取指令执行流程示意图。
【具体实施方式】
为了让本揭示的上述及其他目的、特征、优点能更明显易懂，下文将特举本揭示优选实施例，并配合所附图式，作详细说明如下。再者，本揭示所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。
在图中，结构相似的单元是以相同标号表示。
参照图1，本揭示提供一种时序控制器100，包括微控制单元110、内集成电路从单元120以及串行外设接口主单元130。所述微控制单元110用以执行以下作用：
控制所述内集成电路从单元120与外部的第一内集成电路主单元220进行通讯；
控制所述串行外设接口主单元130与外部的串行外设接口从单元330进行通讯；以及
控制所述内集成电路从单元120与所述串行外设接口主单元130之间的数据转换。
所述时序控制器100还包括一查找表140，用以映射所述内集成电路从单元120的逻辑地址数据至所述串行外设接口主单元130的物理地址数据。
于本揭示其中的一实施例中，所述的第一内集成电路主单元220位于电源管理芯片200之中，所述电源管理芯片200包含第一寄存器单元20A以及第二寄存器单元20B。
于本揭示其中的一实施例中，所述的串行外设接口从单元330位于闪存单元300之中。所述闪存单元300包含多个储存扇区3S1、3S2、3S3、…3Sn。所述储存扇区3S1、3S2、3S3、…3Sn具有各自的物理地址。第一物理地址对应的所述储存扇区3S1用以存放所述第一寄存器单元20A的数据。第二物理地址对应的所述储存扇区3S3用以存放所述第二寄存器单元20B的数据。
于本揭示其中的一实施例中，所述的第一物理地址对应的所述储存扇区3S1与所述第二物理地址对应的所述储存扇区3S3不相临。
具体的，参照图2，于本揭示其中的一实施例中，所述查找表140的数据结构如图2所示。一个寄存器单元的数据量例如有42个数据。所述闪存单元中一个所述储存扇区例如可存4KB个数据。则所述第一寄存器单元的逻辑地址编号例如是从0至41。对应到所述闪存单元中所述储存扇区3S1的物理地址例如为01F000h至01F029h。所述第一寄存器单元的逻辑地址编号例如是从42至83。对应到所述闪存单元中所述储存扇区3S3的物理地址例如为03F000h至03F029h。所述储存扇区3S1的物理地址01F000h至01F029hea与所述储存扇区3S3的物理地址03F000h至03F029h不相临。
具体的，可以选用所述的第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区相临或不相临，本揭示不限于此。所述储存扇区不相临可增加所述闪存单元储存数据的灵活度。
具体的，参照图3，所述内集成电路从单元120与所述第一内集成电路主单元220的联机方式如图所示，内集成电路单元总线使用串行数据线SDA和串行时钟线SCL进行通讯。
具体的，参照图4，所述串行外设接口主单元130与所述串行外设接口从单元330的联机方式如图所示，串行外设接口单元总线使用四个接口：串行频率线SCLK、主出从入线MOSI、主入从出线MISO、以及从机选择线SS。
参照图5，于本揭示其中的一实施例中，所述的微控制单元110用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
具体的，所述的微控制单元110的判断步骤包括：步骤S10：接收指令；步骤S20：判断指令中的逻辑地址是否小于一个寄存器单元的数据量；若是，则执行步骤S30：寻址至第一物理地址；若否则执行步骤S40：寻址至第二物理地址；执行完步骤S30或步骤S40后，均执行步骤S50：读取或写入数据。
具体的，微控制单元判断逻辑地址并寻址至物理地址的编程语言代码例如：
其中offset为偏移地址，CodeSize为每个寄存器单元的数据大小，length为读写数据长度，以上的数值均为举例，本揭示不限于此。
参照图1，于本揭示其中的一实施例中，所述的电源管理芯片200用以透过所述第一内集成电路主单元220与所述时序控制器100的所述内集成电路从单元120通讯，以读取储存于所述闪存单元300中的所述第一寄存器单元20A的数据以及所述第二寄存器单元20B的数据。
于本揭示其中的一实施例中，所述的时序控制器100可电连接至外部的管理模块400，所述管理模块400包括第二内集成电路主单元420，所述管理模块400用以透过所述第二内集成电路主单元420与所述时序控制器100的所述内集成电路从单元120通讯，以写入或读取储存于所述闪存单元300中的所述第一寄存器单元20A的数据以及所述第二寄存器单元20B的数据。
具体的，参照图6，内集成电路单元的指令格式如图所示。内集成电路主单元发送起始信号Start来开启通讯。所有的内集成电路从单元接收到起始信号Start后会进入接收数据模式。接着，内集成电路主单元发送通讯目标设备的地址address共7位以及一位的读或写R/W信息。1表示读，0表示写。再来，内集成电路从单元收到地址address后，符合该地址address的内集成电路从单元会发送一个位的应答Ack。内集成电路主单元收到应答Ack会视其原本的读或写R/W信息进入接收或输出模式。接着在传送资料时，内集成电路从单元可以于每一个字节传送结束时发出一个应答Ack。最后，传送结束时，内集成电路主单元发出停止讯号Stop。
具体的，参照图6及图7，以内集成电路单元的读取指令格式为例。如图所示，所述内集成电路主单元220发送起始信号Start来开启通讯。所述内集成电路从单元120接收到起始信号Start后会进入接收数据模式。接着，所述内集成电路主单元220发送通讯目标设备的地址address共7位以及一位的读R信息1。再来，所述内集成电路从单元120收到地址address后，符合该地址address的所述内集成电路从单元120会发送一个位的应答Ack并触发中断。所述内集成电路主单元220收到应答Ack后，接着传送对闪存单元300读取的指令代码Cmd。读取指令代码Cmd例如为0BH，本揭示不限于此。而所述微控制单元110侦测到中断后，等待并接收指令代码0BH。指令代码传送完毕后，所述内集成电路从单元120发送一应答Ack并触发中断。所述内集成电路主单元220收到应答Ack后，接着传送所述闪存单元300的地址资料Flash add。所述微控制单元110侦测到中断后，等待并接收地址资料Flash add。地址资料传送完毕后，所述内集成电路从单元120发送一应答Ack并触发中断。所述微控制单元110将读取指令代码Cmd及地址资料Flash add透过所述串行外设接口主单元130对所述串行外设接口从单元330发送。所述闪存单元300读取该地址中的数据data 0、data 1等并回传，本揭示仅举两个数据为例，但本揭示不限于此。
数据data 0、data 1回传到所述微控制单元110后，所述微控制单元110会控制所述内集成电路从单元120发出一个起始信号Start。所述内集成电路主单元220收到起始信号Start后会进入读取模式。所述内集成电路从单元120接着发出自己的地址address共7位、一位的读R信息1、以及应答Ack并触发中断。所述微控制单元110侦测到中断后，便开始透过所述内集成电路从单元120向所述内集成电路主单元220传送数据data 0。所述内集成电路主单元220收到应答Ack后，等待并读取数据data 0。每收到一个字节的数据后，所述内集成电路主单元220会发送一个应答Ack。所述微控制单元110侦测到应答Ack后，透过所述内集成电路从单元120向所述内集成电路主单元220传送下一个数据。当数据接收完之后，所述内集成电路主单元220会发送一个无应答nAck及停止讯号Stop。所述微控制单元110收到无应答nAck后，立即停止从闪存单元300读取数据。
参照图1，本揭示还提供一种时序控制板1000，包括时序控制器100、电源管理芯片200、以及闪存单元300。所述时序控制器100包括微控制单元110、内集成电路从单元120以及串行外设接口主单元130。所述微控制单元100用以执行以下作用：
控制所述内集成电路从单元120与所述电源管理芯片200的第一内集成电路主单元220进行通讯；
控制所述串行外设接口主单元130与所述闪存单元300的串行外设接口从单元330进行通讯；以及
控制所述内集成电路从单元120与所述串行外设接口主单元130之间的数据转换。
所述时序控制器100还包括一查找表140，用以映射所述内集成电路从单元120的逻辑地址数据至所述串行外设接口主单元130的物理地址数据。
于本揭示其中的一实施例中，所述的电源管理芯片200包含第一寄存器单元20A以及第二寄存器单元20B。所述闪存单元300包含多个储存扇区3S1、3S2、3S3、…3Sn。所述储存扇区3S1、3S2、3S3、…3Sn具有各自的物理地址。第一物理地址对应的所述储存扇区3S1用以存放所述第一寄存器单元20A的数据。第二物理地址对应的所述储存扇区3S3用以存放所述第二寄存器单元20B的数据。所述第一物理地址对应的所述储存扇区3S1与所述第二物理地址对应的所述储存扇区3S3不相临。
具体的，参照图2，于本揭示其中的一实施例中，所述查找表140的数据结构如图2所示。一个寄存器单元的数据量例如有42个数据。所述闪存单元中一个所述储存扇区例如可存4KB个数据。则所述第一寄存器单元的逻辑地址编号例如是从0至41。对应到所述闪存单元中所述储存扇区3S1的物理地址例如为01F000h至01F029h。所述第一寄存器单元的逻辑地址编号例如是从42至83。对应到所述闪存单元中所述储存扇区3S3的物理地址例如为03F000h至03F029h。所述储存扇区3S1的物理地址01F000h至01F029hea与所述储存扇区3S3的物理地址03F000h至03F029h不相临。
具体的，可以选用所述的第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区相临或不相临，本揭示不限于此。所述储存扇区不相临可增加所述闪存单元储存数据的灵活度。
具体的，参照图3，所述内集成电路从单元120与所述第一内集成电路主单元220的联机方式如图所示，内集成电路单元总线使用串行数据线SDA和串行时钟线SCL进行通讯。
具体的，参照图4，所述串行外设接口主单元130与所述串行外设接口从单元330的联机方式如图所示，串行外设接口单元总线使用四个接口：串行频率线SCLK、主出从入线MOSI、主入从出线MISO、以及从机选择线SS。
参照图5，于本揭示其中的一实施例中，所述的微控制单元110用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
具体的，所述的微控制单元110的判断步骤包括：步骤S10：接收指令；步骤S20：判断指令中的逻辑地址是否小于一个寄存器单元的数据量；若是，则执行步骤S30：寻址至第一物理地址；若否则执行步骤S40：寻址至第二物理地址；执行完步骤S30或步骤S40后，均执行步骤S50：读取或写入数据。
具体的，微控制单元判断逻辑地址并寻址至物理地址的编程语言代码例如：
其中offset为偏移地址，CodeSize为每个寄存器单元的数据大小，length为读写数据长度，以上的数值均为举例，本揭示不限于此。
具体的，参照图6，内集成电路单元的指令格式如图所示。内集成电路主单元发送起始信号Start来开启通讯。所有的内集成电路从单元接收到起始信号Start后会进入接收数据模式。接着，内集成电路主单元发送通讯目标设备的地址address共7位以及一位的读或写R/W信息。1表示读，0表示写。再来，内集成电路从单元收到地址address后，符合该地址address的内集成电路从单元会发送一个位的应答Ack。内集成电路主单元收到应答Ack会视其原本的读或写R/W信息进入接收或输出模式。接着在传送资料时，内集成电路从单元可以于每一个字节传送结束时发出一个应答Ack。最后，传送结束时，内集成电路主单元发出停止讯号Stop。
具体的，参照图6及图7，以内集成电路单元的读取指令格式为例。如图所示，
所述内集成电路主单元220发送起始信号Start来开启通讯。所述内集成电路从单元120接收到起始信号Start后会进入接收数据模式。接着，所述内集成电路主单元220发送通讯目标设备的地址address共7位以及一位的读R信息1。再来，所述内集成电路从单元120收到地址address后，符合该地址address的所述内集成电路从单元120会发送一个位的应答Ack并触发中断。所述内集成电路主单元220收到应答Ack后，接着传送对闪存单元300读取的指令代码Cmd。读取指令代码Cmd例如为0BH，本揭示不限于此。而所述微控制单元110侦测到中断后，等待并接收指令代码0BH。指令代码传送完毕后，所述内集成电路从单元120发送一应答Ack并触发中断。所述内集成电路主单元220收到应答Ack后，接着传送所述闪存单元300的地址资料Flash add。所述微控制单元110侦测到中断后，等待并接收地址资料Flash add。地址资料传送完毕后，所述内集成电路从单元120发送一应答Ack并触发中断。所述微控制单元110将读取指令代码Cmd及地址资料Flash add透过所述串行外设接口主单元130对所述串行外设接口从单元330发送。所述闪存单元300读取该地址中的数据data 0、data 1等并回传，本揭示仅举两个数据为例，但本揭示不限于此。
数据data 0、data 1回传到所述微控制单元110后，所述微控制单元110会控制所述内集成电路从单元120发出一个起始信号Start。所述内集成电路主单元220收到起始信号Start后会进入读取模式。所述内集成电路从单元120接着发出自己的地址address共7位、一位的读R信息1、以及应答Ack并触发中断。所述微控制单元110侦测到中断后，便开始透过所述内集成电路从单元120向所述内集成电路主单元220传送数据data 0。所述内集成电路主单元220收到应答Ack后，等待并读取数据data 0。每收到一个字节的数据后，所述内集成电路主单元220会发送一个应答Ack。所述微控制单元110侦测到应答Ack后，透过所述内集成电路从单元120向所述内集成电路主单元220传送下一个数据。当数据接收完之后，所述内集成电路主单元220会发送一个无应答nAck及停止讯号Stop。所述微控制单元110收到无应答nAck后，立即停止从闪存单元300读取数据。
尽管已经相对于一个或多个实现方式示出并描述了本揭示，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本揭示包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本揭示的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本揭示原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本揭示的保护范围。

Claims (10)

1.一种时序控制器，其特征在于，包括微控制单元、内集成电路从单元以及串行外设接口主单元，所述微控制单元用以执行以下作用：
控制所述内集成电路从单元与外部的第一内集成电路主单元进行通讯；
控制所述串行外设接口主单元与外部的串行外设接口从单元进行通讯；以及
控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换；
其中，所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。
2.如权利要求1所述的时序控制器，其特征在于，所述第一内集成电路主单元位于电源管理芯片之中，所述电源管理芯片包含第一寄存器单元以及第二寄存器单元。
3.如权利要求2所述的时序控制器，其特征在于，所述串行外设接口从单元位于闪存单元之中，所述闪存单元包含多个储存扇区，所述储存扇区具有各自的物理地址，其中，第一物理地址对应的所述储存扇区用以存放所述第一寄存器单元的数据，第二物理地址对应的所述储存扇区用以存放所述第二寄存器单元的数据。
4.如权利要求3所述的时序控制器，其特征在于，所述第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区不相临。
5.如权利要求3所述的时序控制器，其特征在于，所述微控制单元用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
6.如权利要求3所述的时序控制器，其特征在于，所述电源管理芯片用以透过所述第一内集成电路主单元与所述时序控制器的所述内集成电路从单元通讯，以读取储存于所述闪存单元中的所述第一寄存器单元的数据以及所述第二寄存器单元的数据。
7.如权利要求3所述的时序控制器，其特征在于，所述时序控制器可电连接至外部的管理模块，所述管理模块包括第二内集成电路主单元，其中，所述管理模块用以透过所述第二内集成电路主单元与所述时序控制器的所述内集成电路从单元通讯，以写入或读取储存于所述闪存单元中的所述第一寄存器单元的数据以及所述第二寄存器单元的数据。
8.一种时序控制板，其特征在于，包括时序控制器、电源管理芯片、以及闪存单元，所述时序控制器包括微控制单元、内集成电路从单元以及串行外设接口主单元，所述微控制单元用以执行以下作用：
控制所述内集成电路从单元与所述电源管理芯片的第一内集成电路主单元进行通讯；
控制所述串行外设接口主单元与所述闪存单元的串行外设接口从单元进行通讯；以及
控制所述内集成电路从单元与所述串行外设接口主单元之间的数据转换；
其中，所述时序控制器还包括一查找表，用以映射所述内集成电路从单元的逻辑地址数据至所述串行外设接口主单元的物理地址数据。
9.如权利要求8所述的时序控制板，其特征在于，所述电源管理芯片包含第一寄存器单元以及第二寄存器单元，所述闪存单元包含多个储存扇区，所述储存扇区具有各自的物理地址，其中，第一物理地址对应的所述储存扇区用以存放所述第一寄存器单元的数据，第二物理地址对应的所述储存扇区用以存放所述第二寄存器单元的数据，其中，所述第一物理地址对应的所述储存扇区与所述第二物理地址对应的所述储存扇区不相临。
10.如权利要求9所述的时序控制板，其特征在于，所述微控制单元用以判断若内集成电路指令中所述逻辑地址数据超过一默认值，则寻址至所述第二物理地址，否则寻址至所述第一物理地址。
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