CN110134627B

CN110134627B - Io控制系统

Info

Publication number: CN110134627B
Application number: CN201910407411.5A
Authority: CN
Inventors: 许祥杰; 陈文祥; 翁佳炳; 陈水萍; 苏张吉
Original assignee: Zhejiang Supcon Technology Co Ltd
Current assignee: Zhejiang Supcon Technology Co Ltd
Priority date: 2019-05-15
Filing date: 2019-05-15
Publication date: 2021-09-03
Anticipated expiration: 2039-05-15
Also published as: CN110134627A

Abstract

本发明公开一种IO控制系统，涉及自动化及仪器仪表技术领域，所述IO控制系统包括处理器、开关电路与至少两个通道采样电路；所述处理器，用于向所述开关电路传输通道切换信号；所述开关电路，用于根据所述通道切换信号控制每一个所述通道采样电路与所述处理器之间的通断；所述处理器还用于响应预设的配置指令对接通的所述通道采样电路进行IO类型配置。采用上述技术方案，能够提高工程应用上选型配置及实施的效率，简化工位操作，有利于生产效率的提高，可防止通道误操作带来的损坏，提高通道的可靠性；相对于将固定IO类型的电路卡件进行组合的方式来说，更利于安装与维护。

Description

IO控制系统

技术领域

本发明涉及自动化及仪器仪表技术领域，特别是涉及一种IO控制系统。

背景技术

IO类型卡件用于在控制系统与现场仪表之间传递测量值或控制信号等。现场仪表通常具有多种IO类型，如AI(analog in，模拟量输入)、AO(analog out，模拟量输出)、DI(digital in，数字量输入)及DO(digital out，数字量输出)。据调研，目前PLC市场上能实现混合IO类型的接口产品甚少。IO类型卡件的IO类型由CPU对通道采样电路进行配置而成。当需要接入不同IO接口类型时，则通过对已配置IO类型的IO类型卡件进行组合来实现，然而，由于需要为各组IO类型卡件的CPU分别下载程序，这种方式使得工位操作十分繁琐，降低了生产效率，且不同控制系统之间的工作增加了系统故障率；此外，现场卡件数量的增加给安装与维护带来许多不便。

发明内容

基于此，有必要提供一种IO控制系统，能够提高系统可靠性，有利于提高生产效率。

一方面，本发明提供一种IO控制系统，所述IO控制系统包括：处理器、开关电路与至少两个通道采样电路；

所述处理器，用于向所述开关电路传输通道切换信号；

所述开关电路，用于根据所述通道切换信号控制每一个所述通道采样电路与所述处理器之间的通断；

所述处理器还用于响应预设的配置指令对接通的所述通道采样电路进行IO类型配置。

在一种可选的实施方式中，所述IO控制还包括至少两个第一接线端和至少两个第二接线端；所述第一接线端、所述第二接线端与所述通道采样电路的数量相等且对应设置；所述开关电路包括六个模拟开关；所述模拟开关包括公共端、控制端和至少两个通道连接端；所述模拟开关的通道连接端与所述通道采样电路的数量相等且对应设置；所述处理器包括六个第一输出端；所述处理器的第一输出端与所述模拟开关的控制端一一对应连接；

所述六个模拟开关包括第一模拟开关、第二模拟开关、第三模拟开关、第四模拟开关、第五模拟开关和第六模拟开关；

所述通道采样电路包括第一电流源、第二电流源、第一电阻、第二电阻、DO接口电路和有源DI接口电路；所述第一电阻的一端连接至第一电源；所述第一电阻的第二端与所述第一电流源的第一端连接；所述第一电流源的第二端与对应的所述第一接线端连接；所述第二电流源的第一端与对应的所述第一接线端连接；所述第二电流源的第二端与所述第二电阻的第一端连接；所述第二电阻接地；所述DO接口电路的第二端与对应的所述第一接线端连接。所述DO接口电路的第一端连接至第一电源；所述有源DI接口电路的第一端与对应的所述第一接线端连接；所述有源DI接口电路的第二端与对应的所述第二接线端连接；

所述第一电流源的第一端连接至所述第一模拟开关的对应通道连接端；所述处理器的第一数据采集端与所述第一模拟开关的公共端连接；所述第一电流源的第一端还连接至所述第二模拟开关的对应通道连接端；所述处理器的第二数据采集端与所述第二模拟开关的公共端连接；所述第二电流源的第二端连接至所述第三模拟开关的对应通道连接端；所述处理器的第一数据采集端与所述第三模拟开关的公共端连接；所述第一电流源的控制端连接至所述第四模拟开关的对应通道连接端；所述处理器的第二输出端与所述第四模拟开关的公共端连接；所述第二电流源的控制端连接至所述第五模拟开关的对应通道连接端；所述处理器的第三输出端与所述第五模拟开关的公共端连接；所述有源DI接口电路的采样端连接至所述第六模拟开关的对应通道连接端；所述处理器的第二数据采集端与所述第六模拟开关的公共端连接；所述有源DI接口电路的控制端与所述处理器的第四输出端连接；所述DO接口电路的控制端与所述处理器的第五输出端连接。

在一种可选的实施方式中，所述第一电流源包括第一运算放大器和第一PMOS晶体管；所述第一运算放大器的输出端与所述第一PMOS晶体管的栅极连接；所述第一运算放大器的同相输入端为所述第一电流源的控制端；所述第一运算放大器的反相输入端与所述第一PMOS晶体管的源极连接；所述第一PMOS晶体管的源极为所述第一电流源的第一端；所述第一PMOS晶体管的漏极为所述第一电流源的第二端。

在一种可选的实施方式中，所述通道采样电路还包括第二运算放大器、第二PMOS管、第一开关二极管、第三电阻、第四电阻、第五电阻和第六电阻；所述第二运算放大器的输出端与所述第一PMOS晶体管的栅极连接；所述第二运算放大器的同相输入端与所述第一电流源的第一端连接；所述第二运算放大器的反相输入端与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的漏极分别与所述第三电阻的一端及所述第四电阻的一端连接；所述第二PMOS晶体管的漏极还与所述第一开关二极管的正极连接；所述第一开关二极管的负极连接至第二电源；所述第三电阻的另一端连接至所述第一模拟开关的对应通道连接端；所述第四电阻的另一端连接至所述第二模拟开关的对应通道连接端；所述第五电阻的一端连接至第一电源；所述第五电阻的另一端与所述第二PMOS晶体管的漏极连接；所述第二PMOS晶体管的源极还与所述第六电阻的一端连接；所述第六电阻的另一端接地。

在一种可选的实施方式中，所述通道采样电路还包括第三运算放大器、第一NMOS晶体管、第七电阻和第八电阻；所述第三运算放大器的输出端与所述第一NMOS晶体管的栅极连接；所述第七电阻的一端连接至第一电源；所述第七电阻的另一端与所述第一NMOS晶体管的漏极连接；所述第一NMOS晶体管的漏极与所述第一电流源的控制端连接；所述第一NMOS晶体管的源极与所述第八电阻的一端连接；所述第八电阻的另一端接地；所述第一NMOS晶体管的源极还与所述第三运算放大器的反相输入端连接；所述第三运算放大器的正相输入端连接至所述第四模拟开关的对应通道连接端。

在一种可选的实施方式中，所述第二电流源包括第四运算放大器和第二NMOS晶体管；所述第四运算放大器的输出端与所述第二NMOS晶体管的栅极连接；所述第四运算放大器的正相输入端为所述第二电流源的控制端；所述第四运算放大器的反相输入端与所述第二NMOS晶体管的源极连接；所述第二NMOS晶体管的漏极为所述第二电流源的第一端；所述第二NMOS晶体管的源极为所述第二电流源的第二端。

在一种可选的实施方式中，所述有源DI接口电路包括第三NMOS晶体管、第四NMOS晶体管、第九电阻、第十电阻、第十一电阻和第十二电阻；所述第九电阻的一端连接至第一电源；所述第九电阻的另一端与所述第三NMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极为所述有源DI接口电路的控制端；所述第三NMOS晶体管的源极为所述有源DI接口电路的第二端；所述第三NMOS晶体管的漏极还与所述第四NMOS晶体管的栅极连接；所述第十电阻的一端为有源DI接口电路的第一端；所述第十电阻的另一端与所述第四NMOS管的漏极连接；所述第四NMOS晶体管的源极为所述有源DI接口电路的采样端；所述第四NMOS晶体管的源极与所述第十一电阻的一端连接；所述第十一电阻的另一端与对应的所述第二接线端连接；所述第十二电阻的一端连接至第二电源；所述第十二电阻的另一端与所述第三NMOS晶体管的栅极连接。

在一种可选的实施方式中，所述IO控制还包括第一GPIO扩展芯片和第二GPIO扩展芯片；所述有源DI接口电路的控制端与所述处理器的第四输出端通过所述第一GPIO扩展芯片连接；所述DO接口电路的控制端与所述处理器的第五输出端通过所述第二GPIO扩展芯片连接；所述处理器还包括IIC总线接口；所述IIC总线接口包括第四数据通讯端和第五数据通讯端；所述第四数据通讯端为所述处理器的第四输出端；所述第五数据通讯端为所述处理器的第五输出端；所述第一GPIO扩展芯片与所述第二GPIO扩展芯片皆为IIC转GPIO芯片。

在一种可选的实施方式中，所述处理器包括模数转换单元；所述模数转换单元的数据采集端为所述处理器的第二数据采集端；所述IO电路还包括模数转换器、第一数模转换器和第二数模转换器；所述处理器的第一数据采集端通过所述模数转换器分别与所述第一模拟开关的公共端及所述第二模拟开关的公共端连接；所述处理器的第二输出端与所述第四模拟开关的公共端通过所述第一数模转换器连接；所述处理器的第三输出端与所述第五模拟开关的公共端通过所述第二数模转换器连接。

所述第一数模转换器和所述第二数模转换器集成在多通道DAC芯片中。

相比于现有技术，本发明提供的IO控制系统，通过开关电路控制至少两个通道采样电路与处理器之间的通断，并通过处理器将与处理器所接通的通道采样电路配置成预设的IO类型，使得IO控制系统能够灵活地根据现场仪表的不同IO类型进行配置，当需要对IO类型配置进行更换时，不需更换接线端接线方式，即可完成现场仪表连接，提高了工程应用上选型配置及实施的效率；多个通道采样电路共用同一控制系统，因此只需下载一次程序，简化了工位操作，有利于生产效率的提高；在不同的IO类型配置下，可实现通道保护，防止通道误操作带来的损坏，提高系统的可靠性；相对于将固定IO类型的电路卡件进行组合的方式来说，更利于安装与维护；在功能性能指标保持不变条件下，单个IO通道的成本远低于每个IO类型卡件成本，因此，在相同的应用条件下，本发明提供的IO控制系统能以更低的成本解决现场应用。

附图说明

图1是本发明一实施方式中的IO控制系统的结构示意图；

图2是本发明又一实施方式中的IO控制系统的连接示意图；

图3是图2中的IO控制系统的又一连接示意图；

图4是本发明一实施方式中的通道采样电路的示意图；

图5是本发明又一实施方式中的通道采样电路的示意图；

图6是本发明又一实施方式中的通道采样电路的示意图；

图7是本发明又一实施方式中的通道采样电路的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当元件被称与另一个元件“连接”或元件被称为“连接至”另一个元件时，它可以直接与另一个元件连接或者也可以存在居中的元件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

请参阅图1，其是本发明一实施方式中的IO控制系统的结构示意图。如图1所示，本实施例提供的IO控制系统包括：处理器U1、开关电路U3与通道采样电路U5～U10。需要说明的是，本实施例采用6个通道采样电路作为示例性说明，本发明所述通道采样电路的数量为至少两个，例如，在其他实施例中，通道采样电路的数量为2个或8个等，实际设计时可根据现场设备的IO类型与IO数量等因素对通道采样电路的数量进行调整。

处理器U1用于向所述开关电路传输通道切换信号。

开关电路U3用于根据通道切换信号控制通道采样电路U5～U10与处理器U1之间的通断。

处理器U1还用于响应预设的配置指令对接通的通道采样电路进行IO类型配置。

处理器，其可以是中央处理单元(Central Processing Unit，CPU)，也可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

配置指令用于指示待配置的IO类型。IO类型包括AI(analog in，模拟量输入)、AO(analog out，模拟量输出)、DI(digital in，数字量输入)及DO(digital out，数字量输出)。配置指令可以是出厂设置，可以通过硬件设置，还可以通过上位机设置，优选地，配置指令通过上位机设置。

示例性地，开关电路根据通道切换信号选通第一通道采样电路U1与处理器之间的连接，则处理器将通道采样电路U1配置为预设的IO类型，如DI类型接口；开关电路根据通道切换信号选通通道采样电路U2与处理器之间的连接，则处理器将第二通道采样电路U2配置为预设的IO类型，如AI类型接口。具体地，可结合上位机组态软件配置每个通道的类型。

本实施例提供的IO控制系统通过开关电路控制多个通道采样电路与处理器之间的通断，并通过处理器将与处理器所接通的通道采样电路配置成预设的IO类型，使得IO控制系统能够灵活地根据现场仪表需求的多种IO类型进行配置，当需要对IO类型配置进行更换时，不需更换接线端接线方式，即可完成现场仪表连接，提高了工程应用上选型配置及实施的效率；多个通道采样电路共用同一控制系统，因此只需下载一次程序，简化了工位操作，有利于生产效率的提高；在不同的IO类型配置下，可实现通道保护，防止通道误操作带来的损坏，提高通道的可靠性；相对于将固定IO类型的电路卡件进行组合的方式来说，更利于安装与维护，且提高了系统可靠性；在功能性能指标保持不变条件下，单个IO通道的成本远低于每个IO类型卡件成本，因此，在相同的应用条件下，本发明提供的IO控制系统能以更低的成本解决现场应用。

请参阅图2，其是本发明又一实施方式中的IO控制系统的连接示意图。如图2所示，开关电路U3包括六个模拟开关。模拟开关包括公共端、控制端和至少两个通道连接端。所述处理器包括六个第一输出端(图2未示出)。第一输出端为CPU的GPIO口。处理器U1的第一输出端与模拟开关的控制端一一对应连接。处理器U1通过第一输出端向模拟开关传输通道切换信号。

六个模拟开关包括第一模拟开关S1、第二模拟开关S2、第三模拟开关S3、第四模拟开关S4、第五模拟开关S5和第六模拟开关S6。模拟开关的通道连接端与通道采样电路的数量相等且对应设置对应设置，在本实施例中，通道采样电路的数量为6，则每个模拟开关的通道连接端的数量为6。第一模拟开关S1的6个通道连接端包括第一通道连接端、第二通道连接端、第三通道连接端、第四通道连接端、第五通道连接端和第六通道连接端；其中，第一模拟开关S1的第一通道连接端与通道采样电路U5对应，第二通道连接端与通道采样电路U6对应，第三通道连接端与通道采样电路U7对应，第四通道连接端与通道采样电路U8对应，第五通道连接端与通道采样电路U9对应，第六通道连接端与通道采样电路U10对应。图2示出了第一模拟开关S1的6个通道连接端与通道采样电路U5-U10的连接示意，图3示出了第三模拟开关S3的6个通道连接端与通道采样电路U5-U10的连接示意。需要说明的是，图2和图3未示出其他模拟开关与通道采样电路之间的连接示意，第二模拟开关S2、第四模拟开关S4、第五模拟开关S5、第六模拟开关S6与通道采样电路U5-U10之间的连接请参考图2与图3。

IO控制系统还包括第一接线端和第二接线端。第一接线端、第二接线端的数量为至少两个。第一接线端、第二接线端与通道采样电路的数量相等且对应设置。在本实施例中，通道采样电路的数量为6，则第一接线端的数量与第二接线端的数量皆为6。可选的，6个第一接线端集成在同一接线端子。6个第二接线端集成在同一接线端子。如图4所示，第一接线端IO1+、第二接线端IO1-与通道采样电路U5对应。通道采样电路U5包括第一电流源I1、第二电流源I2、第一电阻R1、第二电阻R2、DO接口电路U20和有源DI接口电路U21。第一电阻R1的一端连接至第一电源VCC。第一电阻R1的第二端与第一电流源I1的第一端连接。第一电流源I1的第二端与第一接线端IO1+连接。第二电流源I2的第一端与第一接线端IO1+连接。第二电流源的第二端与第二电阻R2的第一端连接。第二电阻R2接地。DO接口电路U20的第二端与第一接线端IO1+连接。DO接口电路的第一端连接至第一电源VCC。有源DI接口电路U21的第一端与第一接线端IO1+连接。有源DI接口电路U21的第二端与第二接线端IO1-连接。其中，第一电源VCC的电压可以是24V。

处理器U1包括第一数据采集端、第二数据采集端、第二输出端、第三输出端、第四输出端、第五输出端。

第一电流源I1的第一端与第一模拟开关S1的对应通道连接端S1_U5连接。处理器U1的第一数据采集端与第一模拟开关的公共端连接。第一电流源I1的第一端还与第二模拟开关S2的对应通道连接端S2_U5连接。处理器U1的第二数据采集端与第二模拟开关S2的公共端连接。第二电流源I2的第二端连接至第三模拟开关S3的对应通道连接端S3_U5。处理器U1的第一数据采集端与第三模拟开关S3的公共端连接。第一电流源I1的控制端连接至第四模拟开关S4的对应通道连接端S4_U5。处理器U1的第二输出端与第四模拟开关S4的公共端连接。第二电流源I2的控制端连接至第五模拟开关S5的对应通道连接端S5_U5。处理器U1的第三输出端与第五模拟开关S5的公共端连接。有源DI接口电路U21的采样端连接至第六模拟开关S6的对应通道连接端S6_U5。处理器U1的第二数据采集端与第六模拟开关S6的公共端连接。有源DI接口电路U21的控制端与处理器的第四输出端P4_U5连接。DO接口电路U20的控制端与处理器U1的第五输出端P5_U5连接。

图5是本发明又一实施方式中的通道采样电路的示意图。如图5所示，第一电流源I1包括第一运算放大器U30和第一PMOS晶体管Q1。第一运算放大器U30的输出端与第一PMOS晶体管Q1的栅极连接。第一运算放大器U30的同相输入端为第一电流源I1的控制端。第一运算放大器U30的反相输入端与第一PMOS晶体管Q1的源极连接。第一PMOS晶体管Q1的源极为第一电流源I1的第一端。第一PMOS晶体管Q1的漏极为第一电流源I1的第二端。

第二电流源I2包括第四运算放大器U34和第二NMOS晶体管Q2。第四运算放大器U34的输出端与第二NMOS晶体管Q2的栅极连接。第四运算放大器U34的正相输入端为第二电流源I2的控制端。第四运算放大器U34的反相输入端与第二NMOS晶体管Q2的源极连接。第二NMOS晶体管Q2的漏极为第二电流源I2的第一端。第二NMOS晶体管Q2的源极为第二电流源I2的第二端。

图6是本发明又一实施方式中的通道采样电路的示意图。本实施方式与前一实施方式的区别在于，通道采样电路U5还包括第二运算放大器U31、第一开关二极管D1、第二PMOS管Q3、第三电阻R3、第四电阻R4、第五电阻R5和第六电阻R6。第二运算放大器U31的输出端与第一PMOS晶体管Q1的栅极连接。第二运算放大器U31的同相输入端与第一电流源I1的第一端连接。第二运算放大器U31的反相输入端与第二PMOS晶体管的源极连接。第二PMOS晶体管其的源极分别与第三电阻R3的一端及第四电阻R4的一端连接。所述第二PMOS晶体管的漏极还与第一开关二极管D1的正极连接；第一开关二极管D1的负极连接至第二电源VCC2；第三电阻R3的另一端连接至第一模拟开关S1的对应通道连接端。第四电阻R4的另一端连接至第二模拟开关S2的对应通道连接端。第五电阻R5的一端连接至第一电源。第五电阻R5的另一端与第二PMOS晶体管Q3的漏极连接。第二PMOS晶体管的源极还与第六电阻R6的一端连接。第六电阻R6的另一端接地。其中，第二电源VCC2的电压可以是3.3V。

通道采样电路U5还包括第三运算放大器U33、第一NMOS晶体管Q4、第七电阻R7和第八电阻R8。第三运算放大器U33的输出端与第一NMOS晶体管Q4的栅极连接。第七电阻R7的一端连接至第一电源。第七电阻R7的另一端与第一NMOS晶体管Q4的漏极连接。第一NMOS晶体管Q4的漏极与第一电流源I1的控制端连接。第一NMOS晶体管Q4的源极与第八电阻R8的一端连接。第八电阻R8的另一端接地。第一NMOS晶体管Q4的源极还与第三运算放大器U33的反相输入端连接。第三运算放大器U33的正相输入端连接至第四模拟开关S4的对应通道。

通道采样电路U5还包括第二开关二极管D2和第三开关二极管D3，第二开关二极管D2的正极与第一PMOS晶体管Q1的漏极连接，负极与第三开关二极管D3的正极连接。第三开关二极管D3的负极与第二电流源I2的第一端连接。

图7是本发明又一实施方式中的通道采样电路的示意图。如图7所示，有源DI接口电路U21包括第三NMOS晶体管Q5、第四NMOS晶体管Q6、第九电阻R9、第十电阻R10、第十一电阻R11和第十二电阻R12。第九电阻R9的一端连接至第一电源。第九电阻R9的另一端与第三NMOS晶体管Q5的漏极连接。第三NMOS晶体管Q5的栅极为有源DI接口电路U21的控制端。第三NMOS晶体管Q5的源极为有源DI接口电路U21的第二端。第三NMOS晶体管Q5的漏极还与第四NMOS晶体管Q6的栅极连接。第十电阻R10的一端为有源DI接口电路U21的第一端。第十电阻R10的另一端与第四NMOS管Q6的漏极连接。第四NMOS晶体管Q6的源极为有源DI接口电路U21的采样端。第四NMOS晶体管Q6的源极与第十一电阻R11的一端连接。第十一电阻R11的另一端与第二接线端IO1-连接。第十二电阻R12的一端连接至第二电源VCC2；第十二电阻R12的另一端与第三NMOS晶体管Q5的栅极连接。

示例性地，IO控制系统还包括第一GPIO扩展芯片U2和第二GPIO扩展芯片U4。第一GPIO扩展芯片U2和第二GPIO扩展芯片U4皆为IIC转GPIO芯片。处理器U1通过IIC接口与第一GPIO扩展芯片U2及第二GPIO扩展芯片U4连接。串转并芯片地址由硬件控制。

有源DI接口电路U21的控制端与处理器U1的第四输出端通过第一GPIO扩展芯片U2连接。DO接口电路U20的控制端与处理器U1的第五输出端通过第二GPIO扩展芯片U4连接。处理器U1通过第一GPIO扩展芯片U2将IIC接口扩展为6个GPIO口：DI_CON。处理器U1通过第二GPIO扩展芯片U4将IIC接口扩展为6个GPIO口：DO_CON。处理器U1还包括IIC总线接口。IIC总线接口包括第四数据通讯端和第五数据通讯端。第四数据通讯端为处理器U1的第四输出端。第五数据通讯端为处理器U1的第五输出端。

DO接口电路U20可采用负载驱动器芯片实现，例如采用BTS4880R芯片。负载驱动器芯片的输入端连接GPIO口：DO_CON，输出端连接至6个第一接线端。

示例性地，处理器U1包括模数转换单元(内置ADC)。模数转换单元的数据采集端为处理器的第二数据采集端。IO电路还包括模数转换器U14(外部ADC)、第一数模转换器(外部DAC1)和第二数模转换器(外部DAC2)。处理器U1的第一数据采集端通过模数转换器U14分别与第一模拟开关S1的公共端及第三模拟开关S3的公共端连接。

在本实施例中，处理器U1通过第一SPI接口SPI0与外部ADC连接。则处理器U1的第一数据采集端为第一SPI接口SPI0与外部ADC连接的端口。

处理器U1的第二输出端与第四模拟开关S4的公共端通过第一数模转换器连接；处理器的第三输出端与第五模拟开关S5的公共端通过第二数模转换器连接。在本实施例中，第一数模转换器和所述第二数模转换器集成在多通道DAC芯片中U15，如DAC7554芯片。处理器U2通过第二SPI接口SPI1与多通道DAC芯片U15连接。则处理器的第二输出端与第三输出端皆为第二SPI接口SPI1与多通道DAC芯片中U15连接的端口。

所述处理器将与所述处理器连接的通道采样电路配置成预设的IO类型，下面以通道采样电路U5为例，进行说明：

对于通道采样电路U5，用于对配电AI信号和AO回检信号进行采样的第一节点设置于第三电阻R3的另一端，其通过外部ADC采样。用于对无源DI信号进行采样的第二节点设置于第四电阻的另一端，其通过内置ADC采样。用于对非配电AI信号进行采样的第三节点设置于第二电流源的第二端，其通过外部ADC采样。用于对有源DI信号进行采样的第四节点设置于有源DI接口电路U21的采样端，其通过内置ADC进行采样。用于对第一电流源I1的控制端输入控制信号的第五节点设置于所述第一电流源I1的控制端，其通过外部DAC1输入控制信号。用于对第二电流源I2的控制端输入控制信号的第六节点设置于第二电流源I2的控制端，其通过外部DAC2输入控制信号。用于对DO接口电路U20的控制端输入控制信号的第七节点设置于DO接口电路U20的控制端，其通过GPIO口DO_CON输入控制信号。用于对有源DI接口电路U21的控制端输入控制信号的第八节点设置于有源DI接口电路U21的控制端，其通过GPIO口DI_CON输入控制信号。

需要说明的是，以下配置表中的电压值和电流值仅为示例，实际应用中应根据电路的实际参数进行调整，本发明对此不做限定。

表一：处理器将通道采样电路U5配置为配电AI的配置表

节点	工作配置
		外部DAC1	2.5V
外部DAC2	0V
		外部ADC	采样
内置ADC	不采样
		DI_CON	输出1
DO_CON	输出0

表一为处理器将通道采样电路U5配置为配电AI的配置表，在配电AI模式下，外部开关需切到配电AI。

表二：处理器将通道采样电路U5配置为外部配电AI的配置表

表二为处理器将通道采样电路U5配置为外部配电AI的配置表，在外部配电AI模式下，由外部ADC进行采样，外部开关需切到外部配电AI。

表三：处理器将通道采样电路U5配置为AO输出的配置表

节点	工作配置
		外部DAC1	0.24～2.16V
外部DAC2	0V
		外部ADC	回检采样
内置ADC	不采样
		DI_CON	输出1
DO_CON	输出0

表三为处理器将通道采样电路U5配置为AO输出的配置表，外部DAC1的电压为根据AO输出电流配置。

表四：处理器将通道采样电路U5配置为无源DI输入的配置表

节点	工作配置
		外部DAC1	0.5V
外部DAC2	0V
		外部ADC	不采样
内置ADC	采样
		DI_CON	输出1
DO_CON	输出0

表四为处理器将通道采样电路U5配置为无源DI输入的配置表，在无源DI模式下，由内置ADC进行采样，外部开关需切到无源DI。

若内置ADC的采样值大于4.5mA(0.45V)，则确定采集的数字量为ON。

若内置ADC的采样值小于3mA(0.3V)则确定采集的数字量为OFF。

表五：处理器将通道采样电路U5配置为有源DI输入的配置表

表五为处理器将通道采样电路U5配置为有源DI输入的配置表。在有源DI模式下，由内置ADC进行采样，外部开关需切到有源DI。DI_CON为打开状态。

若内置ADC的采样值大于16mA(1.6V)，则确定采集的数字量为ON。

若内置ADC的采样值小于10mA(1V)，则确定采集的数字量为OFF。

表六：处理器将通道采样电路U5配置为DO输出的配置表

表六为处理器将通道采样电路U5配置为DO输出的配置表。在DO为ON时，输出1；在DO为OFF时，输出0。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种IO控制系统，其特征在于，包括：处理器、开关电路与至少两个通道采样电路；

所述处理器，用于向所述开关电路传输通道切换信号；

所述处理器还用于响应预设的配置指令对接通的所述通道采样电路进行IO类型配置；

开关电路包括六个模拟开关，模拟开关包括公共端、控制端和至少两个通道连接端，所述模拟开关的通道连接端与所述通道采样电路的数量相等且对应设置；

所述处理器包括六个第一输出端，处理器的第一输出端与模拟开关的控制端一一对应连接，处理器通过第一输出端向模拟开关传输通道切换信号。

2.根据权利要求1所述的IO控制系统，其特征在于，

还包括至少两个第一接线端和至少两个第二接线端；所述第一接线端、所述第二接线端与所述通道采样电路的数量相等且对应设置；所述六个模拟开关包括第一模拟开关、第二模拟开关、第三模拟开关、第四模拟开关、第五模拟开关和第六模拟开关；

所述通道采样电路包括第一电流源、第二电流源、第一电阻、第二电阻、DO接口电路和有源DI接口电路；所述第一电阻的一端连接至第一电源；所述第一电阻的第二端与所述第一电流源的第一端连接；所述第一电流源的第二端与对应的所述第一接线端连接；所述第二电流源的第一端与对应的所述第一接线端连接；所述第二电流源的第二端与所述第二电阻的第一端连接；所述第二电阻接地；所述DO接口电路的第二端与对应的所述第一接线端连接；所述DO接口电路的第一端连接至第一电源；所述有源DI接口电路的第一端与对应的所述第一接线端连接；所述有源DI接口电路的第二端与对应的所述第二接线端连接；

3.根据权利要求2所述的IO控制系统，其特征在于，所述第一电流源包括第一运算放大器和第一PMOS晶体管；所述第一运算放大器的输出端与所述第一PMOS晶体管的栅极连接；所述第一运算放大器的同相输入端为所述第一电流源的控制端；所述第一运算放大器的反相输入端与所述第一PMOS晶体管的源极连接；所述第一PMOS晶体管的源极为所述第一电流源的第一端；所述第一PMOS晶体管的漏极为所述第一电流源的第二端。

4.根据权利要求3所述的IO控制系统，其特征在于，所述通道采样电路还包括第二运算放大器、第二PMOS管、第一开关二极管、第三电阻、第四电阻、第五电阻和第六电阻；所述第二运算放大器的输出端与所述第一PMOS晶体管的栅极连接；所述第二运算放大器的同相输入端与所述第一电流源的第一端连接；所述第二运算放大器的反相输入端与第二PMOS晶体管的源极连接；所述第二PMOS晶体管的漏极分别与所述第三电阻的一端及所述第四电阻的一端连接；所述第二PMOS晶体管的漏极还与所述第一开关二极管的正极连接；所述第一开关二极管的负极连接至第二电源；所述第三电阻的另一端连接至所述第一模拟开关的对应通道连接端；所述第四电阻的另一端连接至所述第二模拟开关的对应通道连接端；所述第五电阻的一端连接至第一电源；所述第五电阻的另一端与所述第二PMOS晶体管的漏极连接；所述第二PMOS晶体管的源极还与所述第六电阻的一端连接；所述第六电阻的另一端接地。

5.根据权利要求4所述的IO控制系统，其特征在于，所述通道采样电路还包括第三运算放大器、第一NMOS晶体管、第七电阻和第八电阻；所述第三运算放大器的输出端与所述第一NMOS晶体管的栅极连接；所述第七电阻的一端连接至第一电源；所述第七电阻的另一端与所述第一NMOS晶体管的漏极连接；所述第一NMOS晶体管的漏极与所述第一电流源的控制端连接；所述第一NMOS晶体管的源极与所述第八电阻的一端连接；所述第八电阻的另一端接地；所述第一NMOS晶体管的源极还与所述第三运算放大器的反相输入端连接；所述第三运算放大器的正相输入端连接至所述第四模拟开关的对应通道连接端。

6.根据权利要求4所述的IO控制系统，其特征在于，所述第二电流源包括第四运算放大器和第二NMOS晶体管；所述第四运算放大器的输出端与所述第二NMOS晶体管的栅极连接；所述第四运算放大器的正相输入端为所述第二电流源的控制端；所述第四运算放大器的反相输入端与所述第二NMOS晶体管的源极连接；所述第二NMOS晶体管的漏极为所述第二电流源的第一端；所述第二NMOS晶体管的源极为所述第二电流源的第二端。

7.根据权利要求4所述的IO控制系统，其特征在于，所述有源DI接口电路包括第三NMOS晶体管、第四NMOS晶体管、第九电阻、第十电阻、第十一电阻和第十二电阻；所述第九电阻的一端连接至第一电源；所述第九电阻的另一端与所述第三NMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极为所述有源DI接口电路的控制端；所述第三NMOS晶体管的源极为所述有源DI接口电路的第二端；所述第三NMOS晶体管的漏极还与所述第四NMOS晶体管的栅极连接；所述第十电阻的一端为有源DI接口电路的第一端；所述第十电阻的另一端与第四NMOS管的漏极连接；所述第四NMOS晶体管的源极为所述有源DI接口电路的采样端；所述第四NMOS晶体管的源极与所述第十一电阻的一端连接；所述第十一电阻的另一端与对应的所述第二接线端连接；所述第十二电阻的一端连接至第二电源；所述第十二电阻的另一端与所述第三NMOS晶体管的栅极连接。

8.根据权利要求2所述的IO控制系统，其特征在于，还包括第一GPIO扩展芯片和第二GPIO扩展芯片；所述有源DI接口电路的控制端与所述处理器的第四输出端通过所述第一GPIO扩展芯片连接；所述DO接口电路的控制端与所述处理器的第五输出端通过所述第二GPIO扩展芯片连接；所述处理器还包括IIC总线接口；所述IIC 总线接口包括第四数据通讯端和第五数据通讯端；所述第四数据通讯端为所述处理器的第四输出端；所述第五数据通讯端为所述处理器的第五输出端；所述第一GPIO扩展芯片与所述第二GPIO扩展芯片皆为IIC转GPIO芯片。

9.根据权利要求2所述的IO控制系统，其特征在于，所述处理器包括模数转换单元；所述模数转换单元的数据采集端为所述处理器的第二数据采集端；IO电路还包括模数转换器、第一数模转换器和第二数模转换器；所述处理器的第一数据采集端通过所述模数转换器分别与所述第一模拟开关的公共端及所述第三模拟开关的公共端连接；所述处理器的第二输出端与所述第四模拟开关的公共端通过所述第一数模转换器连接；所述处理器的第三输出端与所述第五模拟开关的公共端通过所述第二数模转换器连接。

10.根据权利要求9所述的IO控制系统，其特征在于，所述第一数模转换器和所述第二数模转换器集成在多通道DAC芯片中。