CN110098219A - 像素结构及其制备方法 - Google Patents

Abstract

本发明公开了一种像素结构及其制备方法。像素结构包括基板、平坦层、像素电极层以及像素界定层；平坦层连接在所述基板上，平坦层的上表面图案化有多个凹槽以及多个连接过孔，连接过孔从所述平坦层上表面贯穿至基板；像素电极层连接在平坦层的上表面上，并且像素电极层封闭连接过孔朝向平坦层的开口，位于连接过孔内的像素电极层连接平坦层，像素电极层与各个凹槽对应的部分均图案化形成隔断。像素界定层覆盖在连接过孔内并与像素电极层连接。该像素结构成本低和产能高。

Description

像素结构及其制备方法

技术领域

本发明涉及印刷工艺领域，特别是涉及一种像素结构及其制备方法。

背景技术

目前，印刷技术被认为是实现OLED以及QLED低成本和大面积全彩显示的最有效途径。在目前的印刷工艺中，通过像素排列结构的优化，将相邻像素相同颜色子像素集中在一起，采用双层像素bank(bank也即像素界定层)结构，其中第一层像素bank覆盖像素电极边缘区防止后期工作时产生尖端放电导致短路，第二层像素bank围成墨水沉积区，从而扩大墨水的沉积区域，实现高分辨率显示器的制备。但是，采用这种结构需要进行两次像素bank的图形化工艺，增加了制程时间以及制作成本。

发明内容

基于此，有必要提供一种有利于降低成本的像素结构及其制备方法。

一种像素结构，包括基板、平坦层、像素电极层以及像素界定层；

所述平坦层连接在所述基板上，所述平坦层的上表面图案化有多个凹槽以及多个连接过孔，所述连接过孔从所述平坦层上表面贯穿至所述基板；

所述像素电极层连接在所述凹槽外侧且位于所述平坦层的上表面上，并且所述像素电极层覆盖所述连接过孔；

所述像素界定层位于所述连接过孔处的像素电极层上。

在其中一个实施例中，所述凹槽的深度为50nm-150nm，所述凹槽的槽口的直径为6μm-20μm。

在其中一个实施例中，所述平坦层的材料为有机光阻材料或无机材料。

在其中一个实施例中，所述平坦层的材料包括氧化硅和/或氮化硅。

在其中一个实施例中，所述像素电极层为透明导电膜层。

在其中一个实施例中，所述像素电极为导电金属氧化物和/或高导有机导电材料。

在其中一个实施例中，所述像素电极层为反射型导电膜层。

在其中一个实施例中，所述像素电极为高导电金属薄膜材料。

在其中一个实施例中，所述像素界定层为疏液性像素界定层。

一种像素结构的制备方法，包括如下步骤：

在基板上沉积一层平坦层；

对所述平坦层的上表面进行图案化，使得所述平坦层的上表面形成多个凹槽以及多个连接过孔，所述连接过孔从所述平坦层的上表面贯穿至所述基板；

在所述平坦层上制备像素电极层，使所述像素电极层覆盖所述平坦层的上表面和所述连接过孔；

对所述像素电极层进行图案化，使各个所述凹槽处的所述像素电极层均隔断；

在各个所述连接过孔处的像素电极层上制备像素界定层。

上述像素结构通过平坦层的图案化形成多个凹槽，平坦层上连接在像素电极层，减少了常规像素结构中第一层像素界定层的制备，节约了生产所需的材料；上述像素结构通过像素电极层图案化将像素电极层位于凹槽内的部分隔断以避免像素电极层在后期工作过程中由于尖端放电导致的短路现象。上述像素结构生产所需的材料比常规的像素结构少，减少了生产所需的成本，提高了经济效益。

上述像素结构的凹槽的深度为50nm-150nm，凹槽槽口的直径为6μm-20μm；凹槽深度不能太大或者太小，由于像素电极层的厚度通常在50nm以上，因此，凹槽深度太深的话会增大后期凹槽内像素电极层的蚀刻难度；凹槽深度太浅的话，蚀刻后留下的台阶会导致短路问题；凹槽的槽口尺寸不易太小，凹槽的槽口尺寸太小的话也会增大后期凹槽内像素电极层的蚀刻难度，凹槽的槽口尺寸也不易太大，凹槽的槽口尺寸太大的话，则会导致发光区变小、降低开口率。

上述像素结构的制备方法通过平坦层的图案化形成多个凹槽以及多个连接过孔，像素电极层在沉积过程中覆盖凹槽，然后通过图案化将像素电极层位于凹槽内的部分隔断，将像素电极层在凹槽两侧的区域定义为两个独立的相同颜色子像素，将像素电极层在连接过孔两侧的区域定义为两个独立的不相同颜色子像素；最后再沉积像素界定层，通过这种方式可以避免像素电极层边缘区在后期工作时产生尖端放电导致短路问题，上述像素结构的制备方法制备的像素结构减少了常规双层bank像素结构的第一层像素bank，达到了降低成本的目的。

附图说明

图1为一实施例所述的像素结构示意图；

图2为图1所示像素结构的基板与平坦层配合示意图；

图3为图2所示结构中的平坦层图案化示意图；

图4为图3所示基板、平坦层以及像素电极层配合示意图；

图5为图4所示结构中的像素电极层图案化示意图。

附图标记说明

10、像素结构；100、基板；200、平坦层；300、像素电极层；400、像素界定层；500、凹槽；600、连接过孔。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

参见图1所示，本实施例涉及了一种像素结构10。该像素结构10包括基板100、平坦层200、像素电极层300以及像素界定层400。

基板100上具有TFT驱动阵列。TFT驱动阵列用于驱动发光元器件显示图像。

参见图1所示，平坦层200的下表面连接于基板100上。平坦层200的上表面图案化有多个凹槽500以及多个连接过孔600。各个连接过孔600均从平坦层200上表面贯穿至基板100。凹槽500的深度为50nm-150nm，凹槽500槽口的直径为6μm-20μm。

由于像素电极层300的厚度通常在50nm以上，因此凹槽500深度不能太大或者太小，凹槽500深度太深的话会增大后期凹槽500内像素电极层300的蚀刻难度；凹槽500深度太浅的话，蚀刻后留下的台阶依然可能导致短路问题；凹槽500的槽口尺寸不易太小，凹槽500的槽口尺寸太小的话也会增大后期凹槽500内像素电极层300的蚀刻难度，凹槽500的槽口尺寸不易太大，凹槽500的槽口尺寸太大的话，则会导致发光区变小，降低开口率。

上述的连接过孔600是像素电极层300与下端基板100上的驱动TFT电路之间的连接孔，在制作时，需要挖透平坦层200，露出下端基板100上的TFT驱动阵列的S/D电极。

参见图1所示，像素电极层300连接在所述凹槽500外侧且位于平坦层200的上表面上，并且像素电极层300覆盖连接过孔600。也即是像素电极层300与各个凹槽500对应的部分均被隔断，所述连接过孔600包括底面和侧壁，像素电极层300覆盖所述连接过孔的底面和侧壁。隔断的位置与凹槽500的位置一一对应；各个隔断的部分与相应的凹槽500可以完全对齐也可以部分对齐。

参见图1所示，像素界定层400覆盖在连接过孔600内并与像素电极层300连接，像素界定层400的厚度为800nm-1500nm。像素界定层也即bank层。

在一个实施例中，基板100为硬性基板如玻璃基板，或柔性基板。

进一步地，平坦层200的厚度为0.5μm-2μm，优选地，平坦层200的厚度为1μm。

在一个实施例中，平坦层200为有机光阻材料层和/或无机材料层，也即制成平坦层的材料为有机光阻材料和/或无机材料。

进一步地，平坦层200的材料包括氧化硅和/或氮化硅。

在一个实施例中，像素电极层300为透明导电膜层或者反射型导电膜层。

在一个实施例中，当显示面板为底发射型面板时，像素电极层300为透明导电膜层。像素电极层300为透明导电膜层时，像素电极为导电金属氧化物和/或高导有机导电材料。导电金属氧化物可以为ITO、IZO等。高导有机导电材料可以是石墨烯、导电聚合物等。

在一个实施例中，当显示面板为顶发射型面板时，像素电极层300为反射型导电膜层。像素电极层300为反射型导电膜层时，像素电极为高导电金属薄膜材料。高导电金属薄膜材料如Al、Ag或者Al和Ag的合金等。

优选地，像素界定层400为疏液性像素界定层400。

本实施例还涉及了上述像素结构10的制备方法。该像素结构10的制备方法包括如下步骤：

参见图2所示，在基板100上沉积一层平坦层200。

参见图3所示，通过黄光工艺对平坦层200的上表面进行图案化，使得平坦层200的上表面形成多个凹槽500以及多个连接过孔600，连接过孔600从平坦层200的上表面延伸至基板100。连接过孔600中漏出基板100上的驱动TFT的S/D电。

参见图4所示，在平坦层200上沉积像素电极层300，像素电极层300覆盖平坦层200的上表面和所述连接过孔600。也即，像素电极层300覆盖连接过孔600的底面和侧壁，像素电极层300在连接过孔600内的部分凹陷并与平坦层200连接。凹槽500两侧的区域定位为相同颜色子像素，连接过孔600两侧的区域定义为不相同颜色子像素。凹槽500的深度为50nm-150nm，凹槽500槽口的直径为6μm-20μm。

参见图5所示，通过黄光工艺对像素电极层300进行图案化，像素电极层300与各个凹槽500对应的部分均被隔断。多个隔断的位置与多个凹槽500的位置一一对应，各个所述隔断的部分与相应的凹槽500可以完全对齐也可以部分对齐，也即将凹槽500的位置上的像素电极层300部分刻蚀或全部刻蚀。

将多个像素界定层400分别覆盖在各个连接过孔600内，各个像素界定层400连接像素电极层300，定义两个像素界定层400之间的区域为发光区，参见图1所示。

上述像素结构10通过对平坦层200的图案化形成多个凹槽500以及多个连接过孔600，像素电极层300搭接在凹槽500中，进而减少常规像素结构中第一层像素界定层的制备，节约了生产所需的材料，节约了生产成本，通过像素电极层300图案化将像素电极层300位于凹槽500内的部分隔断来避免像素电极层300在后期工作过程中由于尖端放电导致的短路现象。上述像素结构10对平坦层200材料的亲疏液性无要求，可以减少成本，提高了经济效益。

上述像素结构的制备方法通过平坦层200的图案化形成多个凹槽500以及多个连接过孔600，像素电极层300在沉积过程中覆盖凹槽500，然后通过图案化将像素电极层300位于凹槽500内的部分隔断，将凹槽500两侧的区域定位为两个独立的相同颜色子像素，将连接过孔600两侧的区域定义为两个独立的不相同颜色子像素；最后再沉积像素界定层400，通过这种方式可以避免像素电极层300边缘区在后期工作时产生尖端放电导致短路问题，上述像素结构的制备方法制备的像素结构10减少了常规双层bank像素结构的第一层像素bank，达到了降低成本的目的。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种像素结构，其特征在于，包括基板、平坦层、像素电极层以及像素界定层；

所述平坦层连接在所述基板上，所述平坦层的上表面图案化有多个凹槽以及多个连接过孔，所述连接过孔从所述平坦层的上表面贯穿至所述基板；

所述像素电极层连接在所述凹槽外侧且位于所述平坦层的上表面上，并且所述像素电极层覆盖所述连接过孔；

所述像素界定层位于所述连接过孔处的像素电极层上。

2.根据权利要求1所述的像素结构，其特征在于，所述凹槽的深度为50nm-150nm，所述凹槽的槽口的直径为6μm-20μm。

3.根据权利要求1所述的像素结构，其特征在于，所述平坦层的材料为有机光阻材料或无机材料。

4.根据权利要求3所述的像素结构，其特征在于，所述平坦层的材料包括氧化硅和/或氮化硅。

5.根据权利要求1-4任意一项所述的像素结构，其特征在于，所述像素电极层为透明导电膜层。

6.根据权利要求5所述的像素结构，其特征在于，所述像素电极为导电金属氧化物和/或高导有机导电材料。

7.根据权利要求1-4任意一项所述的像素结构，其特征在于，所述像素电极层为反射型导电膜层。

8.根据权利要求7所述的像素结构，其特征在于，所述像素电极为高导电金属薄膜材料。

9.根据权利要求1-3任意一项所述的像素结构，其特征在于，所述像素界定层为疏液性像素界定层。

10.一种像素结构的制备方法，其特征在于，包括如下步骤：

在基板上沉积一层平坦层；

对所述平坦层的上表面进行图案化，使得所述平坦层的上表面形成多个凹槽以及多个连接过孔，所述连接过孔从所述平坦层的上表面贯穿至所述基板；

在所述平坦层上制备像素电极层，使所述像素电极层覆盖所述平坦层的上表面和所述连接过孔；

对所述像素电极层进行图案化，使各个所述凹槽处的所述像素电极层均隔断；

在各个所述连接过孔处的像素电极层上制备像素界定层。