CN110071705A - 发送电路以及集成电路 - Google Patents

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Abstract

本发明的课题为提供一种能够降低占空比失真的发送电路。发送电路具有：数据生成电路(306)，基于时钟信号生成数据；时钟生成电路(301)，向上述数据生成电路供给上述时钟信号；以及占空比控制电路(302)～(304)，检测从上述数据生成电路输出的上述数据的占空比失真，并基于上述检测的结果，控制上述时钟信号的占空比。

Description

发送电路以及集成电路
技术领域
本发明涉及发送电路以及集成电路。
背景技术
已知有一种占空比修正电路，具有输入第一时钟信号的时钟用输入缓冲器以及输入第一数据信号的数据用输入缓冲器(参照专利文献1)。时钟用占空比调整电路基于修正信号对从时钟用输入缓冲器输出的第二时钟信号的占空比进行调整来生成第三时钟信号。数据用占空比调整电路基于修正信号对从数据用输入缓冲器输出的第二数据信号的占空比进行调整来生成第三数据信号。占空比较电路基于第三时钟信号生成修正信号。
另外，已知有一种时钟/数据再生电路，该时钟/数据再生电路具有数据占空比修正电路，该数据占空比修正电路输出根据修正信号的电平对输入数据的占空比进行修正后的修正数据(参照专利文献2)。时钟再生电路生成与修正数据的边缘时机同步的再生时钟。数据识别电路根据再生时钟进行修正数据的数据识别。数据占空比检测电路根据再生时钟检测修正数据的占空比，并将表示占空比修正量的修正信号输出至数据占空比修正电路。
专利文献1：日本特开2010－206348号公报
专利文献2：国际公开第2008/111241号
占空比失真(DCD：Duty Cycle Distortion)为数据1的脉冲宽度和数据0的脉冲宽度不同的失真。在基于时钟信号生成数据时，即使将时钟信号的占空比修正为50％，也存在在数据中产生占空比失真的情况。
发明内容
在一个侧面中，本发明的目的在于提供一种能够降低占空比失真的发送电路以及集成电路。
发送电路具有：数据生成电路，基于时钟信号生成数据；时钟生成电路，向上述数据生成电路供给上述时钟信号；以及占空比控制电路，检测从上述数据生成电路输出的上述数据的占空比失真，并基于上述检测的结果，控制上述时钟信号的占空比。
在一个侧面，能够降低占空比失真。
附图说明
图1是表示第一实施方式的集成电路的构成例的图。
图2是表示基于基本技术的发送电路的构成例的图。
图3是表示第一实施方式的发送电路的构成例的图。
图4是表示DCD检测电路的构成例的电路图。
图5(A)是表示DCD调整前的时钟信号的波形例的图，图5(B)是表示DCD调整后的时钟信号的波形例的图。
图6(A)是表示DCD调整前的数据的波形例的图，图6(B)是表示DCD调整后的数据的波形例的图。
图7是表示集成电路的测试模式的控制方法的流程图。
图8是表示第二实施方式的DCD调整电路的构成例的电路图。
图9是表示第三实施方式的发送电路的构成例的图。
具体实施方式
(第一实施方式)
图1是表示第一实施方式的集成电路100的构成例的图。集成电路100具有发送电路101、接收电路102以及处理电路103。处理电路103是内部电路，生成内部数据，并将并行的内部数据TXIN输出至发送电路101。发送电路101输入并行的内部数据TXIN，并将并行的内部数据TXIN转换为串行的数据，并发送串行的数据TXOUT。
接收电路102具有前端111、逻辑部112以及时钟生成电路113。前端111具有连续时间线性均衡器(CTLE：Continuous Time Linear Equalizer)131、判定反馈型均衡器(DFE：Decision Feedback Equalizer)132以及解复用器133。逻辑部112具有均衡器逻辑部141以及时钟数据恢复(CDR)逻辑部142。
接收电路102接收串行的数据RXIN。CTLE131对数据RXIN补偿传输路径的频率特性。DFE132与时钟生成电路113所生成的时钟信号同步，基于均衡器逻辑部141所输出的均衡系数，对CTLE131的输出数据进行均衡以及2值判定。解复用器133将DFE132所输出的数据从串行转换为并行。均衡器逻辑部141基于解复用器133所输出的并行数据，将均衡系数输出至DFE132。CDR逻辑部142基于解复用器133所输出的并行数据，控制时钟生成电路113所生成的时钟信号的相位。接收电路102将解复用器133所输出的并行数据作为接收数据RXOUT输出至处理电路103。处理电路103进行接收数据RXOUT的处理。
图2是表示作为第一实施方式的比较例的发送电路200的构成例的图。发送电路200对应于图1的发送电路101。发送电路200具有时钟生成电路201、缓冲器202、204、206、207、占空比修正器(DCC)203以及复用器205。数据D1以及D2是对应于图1的数据TXIN的并行数据，但也可以为3位以上的数据。
时钟生成电路201生成时钟信号。缓冲器202对时钟生成电路201所生成的时钟信号进行放大，并输出该放大后的时钟信号。占空比修正器203控制时钟生成电路201所生成的时钟信号的相位，以使缓冲器202所输出的时钟信号的占空比成为50％。缓冲器204对缓冲器202所输出的时钟信号进行放大，并将该放大后的时钟信号输出至复用器205。复用器205与缓冲器204所输出的时钟信号同步，将并行数据D1以及D2转换为串行数据。缓冲器206以及207对串行数据进行放大，并发送该放大后的串行数据TXOUT。
即使占空比修正器203对时钟信号的占空比进行修正，也有因为构成缓冲器206的晶体管的阈值失配或者频带不足等原因，而在串行数据TXOUT中产生占空比失真(DCD)的情况。以下，参照图3，对能够降低串行数据TXOUT的占空比失真的发送电路进行说明。
图3是表示第一实施方式的发送电路300的构成例的图。发送电路300对应于图1的发送电路101，使用单端的时钟信号以及数据。发送电路300具有时钟生成电路301、DCD调整电路302、DCD检测电路303、DCD控制电路304、缓冲器305、307、308以及复用器306。
时钟生成电路301具有相位频率比较器(PFC)311、电荷泵(CP)312、低通滤波器(LPF)313、电压控制振荡器(VCO)314以及分频器315，供给时钟信号。电压控制振荡器314生成与低通滤波器313的输出电压相应的频率的时钟信号。分频器315对电压控制振荡器314所生成的时钟信号进行分频，并将分频后的时钟信号输出至相位频率比较器311。相位频率比较器311对分频器315输出的时钟信号和参考时钟信号RCLK的相位频率进行比较，并根据其比较的结果将上升信号或者下降信号输出至电荷泵312。电荷泵312若输入上升信号则提高输出电压，若输入下降信号则降低输出电压。低通滤波器313对电荷泵312的输出电压进行低通滤波，并将该低通滤波后的电压输出至电压控制振荡器314。由此，电压控制振荡器314能够生成与参考时钟信号RCLK同步的单端的时钟信号。
DCD调整电路302具有电阻321～328、选择器329、330、电容器331、332、p沟道场效应晶体管333以及n沟道场效应晶体管334。节点N1与电压控制振荡器314的输出节点连接。电容器331连接在p沟道场效应晶体管333的栅极与节点N1之间。电容器332连接在n沟道场效应晶体管334的栅极与节点N1之间。p沟道场效应晶体管333的源极与电源电位节点连接，漏极与节点N2连接。n沟道场效应晶体管334的漏极与节点N2连接，源极与基准电位节点(接地电位节点)连接。
多个电阻321～324以串联的方式连接在电源电位节点与基准电位节点之间，从相互连接点输出多个电压。选择器329在DCD控制电路304的控制下，对p沟道场效应晶体管333的栅极施加由电阻321～324输出的多个电压中的一个电压。
多个电阻325～328以串联的方式连接在电源电位节点与基准电位节点之间，从相互连接点输出多个电压。选择器330在DCD控制电路304的控制下，对n沟道场效应晶体管334的栅极施加由电阻325～328输出的多个电压中的一个电压。
p沟道场效应晶体管333和n沟道场效应晶体管334构成倒相器，并从节点N2输出将节点N1的时钟信号反转后的时钟信号。选择器329以及330通过控制该倒相器的输入公共电压，来控制节点N2的时钟信号的占空比，从而调整数据TXOUT的DCD。DCD调整电路302能够控制节点N2的时钟信号的占空比。
缓冲器305对节点N2的时钟信号进行放大，并将该放大后的时钟信号输出至复用器306。复用器306与缓冲器305输出的时钟信号同步地将并行数据D1以及D2转换为串行数据，并输出该串行数据。复用器306与单端的时钟信号同步地将单端的并行数据D1以及D2转换为单端的串行数据。例如，复用器306在时钟信号为高电平期间输出数据D1，在时钟信号为低电平期间输出数据D2。即，复用器306交替地输出数据D1和数据D2。复用器306是数据生成电路，基于时钟信号生成串行数据。
缓冲器307对复用器306输出的数据进行放大，并输出该放大后的数据。缓冲器308是发送电路300的末级的缓冲器，对缓冲器307输出的数据进行放大，并输出该放大后的数据TXOUT。
发送电路300具有测试模式和通常模式。测试模式是用于调整数据TXOUT的DCD的模式。通常模式是用于发送所希望的数据TXOUT的模式。发送电路300在测试模式下，调整数据TXOUT的DCD，之后，在通常模式下，发送所希望的数据TXOUT。
首先，发送电路300例如在电源接通时，成为测试模式，从处理电路103输入作为“0”的固定的数据D1和“1”这样的固定的数据D2。例如，数据“0”为低电平，数据“1”为高电平。复用器306如“01010101…”这样交替地输出数据“0”和数据“1”。
DCD检测电路303输入缓冲器307的输出数据和中间电位vdd/2，并检测缓冲器307的输出数据的占空比失真(DCD)。对于缓冲器307的输出数据而言，高电平为电位vdd，低电平为0V。中间电位vdd/2是其输出数据的高电平电位vdd与其输出数据的低电平电位0V之间的正中间的电位。在这里，vdd例如为集成电路100的动作电源电压。
DCD为数据“1”的脉冲宽度与数据“0”的脉冲宽度不同的失真。例如，图6(A)表示存在DCD的数据的波形，数据“1”的脉冲宽度与数据“0”的脉冲宽度不同。图6(B)表示不存在DCD的数据的波形，数据“1”的脉冲宽度与数据“0”的脉冲宽度相同。
图4是表示DCD检测电路303的构成例的电路图。DCD检测电路303具有电阻401、402、电容器403、404以及比较电路405。电阻401连接在图3的缓冲器307的输出节点与比较电路405的输入电位V1的节点之间。电容器403连接在比较电路405的输入电位V1的节点与基准电位节点之间。电阻401以及电容器403构成低通滤波器，通过对缓冲器307的输出电位(输出信号)进行低通滤波，将缓冲器307的输出电位的时间平均值作为输入电位V1输出。在测试模式下，缓冲器307交替地输出低电平的数据和高电平的数据。因此，在缓冲器307的输出电位中不存在DCD的情况下，输入电位V1成为与中间电位vdd/2相同的电位。另外，在缓冲器307的输出电位中存在DCD的情况下，输入电位V1成为与中间电位vdd/2不同的电位。
电阻402连接在图3的中间电位vdd/2的节点与比较电路405的输入电位V2的节点之间。电容器404连接在比较电路405的输入电位V2的节点与基准电位节点之间。电阻402以及电容器404构成低通滤波器，通过对中间电位vdd/2进行低通滤波，将中间电位vdd/2的时间平均值作为输入电位V2输出。输入电位V2成为与中间电位vdd/2相同的电位。比较电路405对输入电位V1和输入电位(阈值)V2进行比较，并输出其比较的结果。
在图3中，DCD控制电路304能够在输入电位V1与输入电位V2相同的情况下，判定为缓冲器307的输出数据中不存在DCD，在输入电位V1与输入电位V2不同的情况下，判定为缓冲器307的输出数据中存在DCD。DCD控制电路304控制选择器329以及330，以使输入电位V1与输入电位V2相同。由此，能够降低缓冲器307的输出数据以及数据TXOUT中存在的DCD。
如以上说明的那样，DCD调整电路302、DCD检测电路303以及DCD控制电路304作为检测数据的DCD，并基于其检测结果来控制时钟信号的占空比的占空比控制电路发挥功能。
此外，DCD检测电路303也可以输入末级的缓冲器308的输出数据(发送电路300的输出端子的输出数据)TXOUT和中间电位，并对发送电路300的输出端子的输出数据TXOUT的DCD进行检测。该中间电位是缓冲器308的输出数据的高电平与低电平之间的正中间的电位。由此，能够降低发送电路300的输出端子的输出数据TXOUT的DCD。但是，存在取决于作为发送电路300的输出数据的发送目的地的电路(外部系统)的动作电源电压，末级的缓冲器308的输出数据的振幅比其前一级的缓冲器307的输出数据的振幅小的情况。在该情况下，由于缓冲器308的输出数据的振幅比缓冲器307的输出数据的振幅小，所以存在DCD的检测精度降低的缺点。另外，由于发送电路300的输出端子与DCD检测电路303连接，所以存在DCD检测电路303给外部系统带来阻抗的匹配受损等负面影响的缺点。
为了消除上述的缺点，优选如图3所示，DCD检测电路303输入发送电路300的末级的缓冲器308的输入数据(前一级的缓冲器307的输出数据)和中间电位vdd/2，并检测发送电路300的末级的缓冲器308的输入数据的DCD。在该情况下，由于缓冲器307的输出数据的振幅比缓冲器308的输出数据的振幅大，所以能够提高DCD的检测精度。另外，由于发送电路300的输出端子未与DCD检测电路303连接，所以能够防止DCD检测电路303给外部系统带来的负面影响。
图5(A)是表示DCD调整前的节点N2的时钟信号的波形例的图。选择器329对p沟道场效应晶体管333的栅极施加电源电位与基准电位之间的正中间的电位。选择器330n对沟道场效应晶体管334的栅极施加电源电位与基准电位之间的正中间的电位。在该情况下，节点N2输出图5(A)所示的时钟信号。图5(A)的时钟信号的占空比约为50％。
图6(A)是表示DCD调整前的缓冲器307的输出数据的波形例的图。在节点N2输出图5(A)所示的时钟信号的情况下，缓冲器307输出图6(A)所示的数据。该数据是交替地反复数据“0”和数据“1”的数据。例如，该数据的高电平为+1V，低电平为－1V。在该情况下，DCD检测电路303输入缓冲器307的输出电位和中间电位0V。图6(A)的数据的表示数据“1”的高电平期间比表示数据“0”的低电平期间短，而存在DCD。因此，图4的输入电位V1成为负电位。输入电位V2成为0V。比较电路405输出表示输入电位V1比输入电位V2低的信号。DCD控制电路304基于比较电路405的输出信号，控制选择器329以及330，并进行DCD的调整。
图5(B)是表示DCD调整后的节点N2的时钟信号的波形例的图。选择器329对p沟道场效应晶体管333的栅极施加比电源电位与基准电位之间的正中间的电位低的电位。图5(B)的情况下的选择器329的输出电位比图5(A)的情况下的选择器329的输出电位低。另外，选择器330对n沟道场效应晶体管334的栅极施加比电源电位与基准电位之间的正中间的电位高的电位。图5(B)的情况下的选择器330的输出电位比图5(A)的情况下的选择器330的输出电位高。在该情况下，节点N2输出
图5(B)所示的时钟信号。图5(B)的时钟信号的占空比约为54％。
图6(B)是表示DCD调整后的缓冲器307的输出数据的波形例的图。在节点N2输出图5(B)所示的时钟信号的情况下，缓冲器307输出图6(B)所示的数据。图6(B)的数据的表示数据“1”的高电平期间与表示数据“0”的低电平期间几乎相同，不存在DCD。图4的输入电位V1几乎为0V。输入电位V2为0V。输入电位V1与输入电位V2几乎相同。DCD控制电路304基于比较电路405的输出信号维持选择器329以及330的输出电位。由此，能够降低缓冲器307的输出数据以及数据TXOUT的DCD。
图7是表示集成电路100的测试模式的控制方法的流程图。在步骤S701中，集成电路100进行测试模式的准备处理。处理电路103将数据D1固定为“0”，并将数据D2固定为“1”。复用器306输出“010101…”。DCD控制电路304将调整代码重置为初始值，并将初始值的调整代码输出至选择器329以及330。例如，调整代码的初始值为最小值。
接下来，在步骤S702中，DCD控制电路304对调整代码加上1，并将相加后的调整代码输出至选择器329以及330。选择器329对p沟道场效应晶体管333的栅极施加与调整代码相应的电压。选择器330对n沟道场效应晶体管334的栅极施加与调整代码相应的电压。
接下来，在步骤S703中，DCD控制电路304基于DCD检测电路303的输出信号，判定图4的输入电位V1是否与输入电位V2相同。DCD控制电路304在输入电位V1不与输入电位V2相同的情况下，返回到步骤S702，反复上述的处理。随着调整代码增加，输入电位V1接近输入电位V2。DCD控制电路304在判定为输入电位V1与输入电位V2相同的情况下，维持调整代码，并结束测试模式的处理。由此，能够降低数据TXOUT的DCD。之后，集成电路100进行通常模式的处理。
如以上那样，即使节点N2的时钟信号的占空比为50％，也存在由于构成缓冲器307的晶体管的阈值失配等，而在数据TXOUT中存在DCD的情况。根据本实施方式，DCD检测电路303检测缓冲器307或者308的输出数据的DCD。DCD调整电路302在DCD控制电路304的控制下，基于其检测结果，控制节点N2的时钟信号的占空比。由此，能够降低数据TXOUT的DCD。通过降低数据TXOUT的DCD，数据TXOUT的品质提高，且接收电路能够降低接收到的数据TXOUT的再生错误。
(第二实施方式)
图8是表示第二实施方式的DCD调整电路302的构成例的电路图。第二实施方式的集成电路100相对于第一实施方式的集成电路100，DCD调整电路302不同。以下，对第二实施方式与第一实施方式不同的点进行说明。
DCD调整电路302具有p沟道场效应晶体管333、801以及n沟道场效应晶体管334、802。节点N1与图3的电压控制振荡器314连接。节点N2与图3的缓冲器305的输入节点连接。
p沟道场效应晶体管801的源极与电源电位节点连接，栅极与图3的DCD控制电路304连接，漏极与p沟道场效应晶体管333的源极连接。p沟道场效应晶体管333的栅极与节点N1连接，漏极与节点N2连接。n沟道场效应晶体管334的漏极与节点N2连接，栅极与节点N1连接，源极与n沟道场效应晶体管802的漏极连接。n沟道场效应晶体管802的栅极与图3的DCD控制电路304连接，源极与基准电位节点连接。
p沟道场效应晶体管801作为电阻发挥功能。DCD控制电路304能够通过控制p沟道场效应晶体管801的栅极电压，来改变p沟道场效应晶体管801的电阻值。p沟道场效应晶体管801的电阻值和与节点N2连接的寄生电容构成CR电路，并决定节点N2的时钟信号的上升速度(CR时常量)。DCD控制电路304能够通过控制p沟道场效应晶体管801的电阻值，来改变节点N2的时钟信号的上升速度。
同样地，n沟道场效应晶体管802作为电阻发挥作用。DCD控制电路304能够通过控制n沟道场效应晶体管802的栅极电压，来改变n沟道场效应晶体管802的电阻值。n沟道场效应晶体管802的电阻值和与节点N2连接的寄生电容构成CR电路，并能够决定节点N2的时钟信号的下降速度(CR时常量)。DCD控制电路304能够通过控制n沟道场效应晶体管802的电阻值，来改变节点N2的时钟信号的下降速度。
DCD控制电路304能够通过控制节点N2的时钟信号的上升速度以及下降速度，来改变节点N2的时钟信号的占空比。
例如，DCD控制电路304将p沟道场效应晶体管801的电阻值和n沟道场效应晶体管802的电阻值控制为标准值。由此，节点N2的时钟信号如图5(A)所示，占空比约为50％。在该情况下，缓冲器307输出如图6(A)所示，存在DCD的数据。
之后，DCD控制电路304使p沟道场效应晶体管801的电阻值小于标准值，并使n沟道场效应晶体管802的电阻值大于标准值。由此，节点N2的时钟信号的上升速度加快，且下降速度减慢，如图5(B)所示，占空比大于50％。在该情况下，缓冲器307能够如图6(B)所示，输出不存在DCD的数据。
如以上那样，DCD控制电路304基于DCD检测电路303的检测的结果，来控制节点N2的时钟信号的上升速度和下降速度。由此，能够降低数据TXOUT的DCD。
(第三实施方式)
图9是表示第三实施方式的发送电路900的构成例的图。发送电路900与图1的发送电路101对应，使用差动的时钟信号以及数据。第三实施方式的集成电路100相对于第一实施方式的集成电路100，发送电路900不同。以下，对第三实施方式与第一实施方式不同的点进行说明。
在时钟生成电路301中，电压控制振荡器314输出相互反转后的第一时钟信号和第二时钟信号。第一时钟信号以及第二时钟信号是差动信号。节点N1a是第一时钟信号的节点。节点N1b是第二时钟信号的节点。
DCD调整电路302具有电阻321a～328a、321b～328b、选择器329a、330a、329b、330b、电容器331a、332a、331b、332b、p沟道场效应晶体管333a、333b以及n沟道场效应晶体管334a、334b。
电容器331a连接在p沟道场效应晶体管333a的栅极与节点N1a之间。电容器332a连接在n沟道场效应晶体管334a的栅极与节点N1a之间。p沟道场效应晶体管333a的源极与电源电位节点连接，漏极与节点N2a连接。n沟道场效应晶体管334a的漏极与节点N2a连接，源极与基准电位节点连接。
电容器331b连接在p沟道场效应晶体管333b的栅极与节点N1b之间。电容器332b连接在n沟道场效应晶体管334b的栅极与节点N1b之间。p沟道场效应晶体管333b的源极与电源电位节点连接，漏极与节点N2b连接。n沟道场效应晶体管334b的漏极与节点N2b连接，源极与基准电位节点连接。
多个电阻321a～324a以串联的方式连接在电源电位节点与基准电位节点之间，并从相互连接点输出多个电压。选择器329a在DCD控制电路304的控制下，将电阻321a～324a输出的多个电压中的一个电压施加给p沟道场效应晶体管333a的栅极。
多个电阻325a～328a以串联的方式连接在电源电位节点与基准电位节点之间，并从相互连接点输出多个电压。选择器330a在DCD控制电路304的控制下，将电阻325a～328a输出的多个电压中的一个电压施加给n沟道场效应晶体管334a的栅极。
多个电阻321b～324b以串联的方式连接在电源电位节点与基准电位节点之间，并从相互连接点输出多个电压。选择器329b在DCD控制电路304的控制下，将电阻321b～324b输出的多个电压中的一个电压施加给p沟道场效应晶体管333b的栅极。
多个电阻325b～328b以串联的方式连接在电源电位节点与基准电位节点之间，并从相互连接点输出多个电压。选择器330b在DCD控制电路304的控制下，将电阻325b～328b输出的多个电压中的一个电压施加给n沟道场效应晶体管334b的栅极。
p沟道场效应晶体管333a和n沟道场效应晶体管334a构成倒相器，将节点N1a的第一时钟信号反转，并将该反转后的时钟信号输出至节点N2a。p沟道场效应晶体管333b和n沟道场效应晶体管334b构成倒相器，将节点N1b的第二时钟信号反转，并将该反转后的时钟信号输出至节点N2b。节点N2a的时钟信号和节点N2b的时钟信号为相互反转后的差动信号。选择器329a、330a、329b以及330b通过控制上述倒相器的输入公共电压，来调整节点N2a以及N2b的时钟信号的占空比，从而调整数据TXOUT的DCD。
缓冲器305是差动缓冲器，对节点N2a以及N2b的差动时钟信号进行放大，并将该放大后的差动时钟信号输出至复用器306a以及306b。复用器306a与缓冲器305输出的差动时钟信号同步地将并行数据D1以及D2转换为串行数据，并输出该串行数据。倒相器901a输出将数据D1反转而成的数据。倒相器901b输出将数据D2反转而成的数据。复用器306b与缓冲器305输出的差动时钟信号同步地将倒相器901a以及901b输出的并行数据转换为串行数据，并输出该串行数据。复用器306a输出的串行数据和复用器306b输出的串行数据是相互反转的差动数据。复用器306a以及306b与差动时钟信号同步地将差动并行数据D1以及D2转换为差动串行数据。
例如，缓冲器305输出由第三时钟信号和第四时钟信号构成的差动时钟信号。复用器306a在第三时钟信号为高电平期间输出数据D1，在第四时钟信号为高电平期间输出数据D2。即，复用器306a交替地输出数据D1和数据D2。
复用器306b在第四时钟信号为高电平期间输出倒相器901a的输出数据，在第三时钟信号为高电平期间输出倒相器901b的输出数据。即，复用器306b交替地输出倒相器901a的输出数据和倒相器901b的输出数据。
缓冲器307a对复用器306a输出的数据进行放大，并输出该放大后的数据。缓冲器308a是发送电路900的末级的缓冲器，对缓冲器307a输出的数据进行放大，并输出该放大后的数据TXOUTa。
缓冲器307b对复用器306b输出的数据进行放大，并输出该放大后的数据。缓冲器308b是发送电路900的末级的缓冲器，对缓冲器307b输出的数据进行放大，并输出该放大后的数据TXOUTb。数据TXOUTa以及TXOUTb是相互反转的差动数据。发送电路900发送数据TXOUTa以及TXOUTb。
首先，发送电路900在测试模式下，从处理电路103输入作为“0”的固定的数据D1和作为“1”的固定的数据D2。复用器306a输出如“01010101…”这样交替地反复数据“0”和数据“1”的数据。复用器306b输出如“10101010…”这样交替地反复数据“1”和数据“0”的数据。
DCD检测电路303输入缓冲器307a的输出数据和缓冲器307b的输出数据，并检测缓冲器307a以及307b的输出数据的占空比失真(DCD)。DCD检测电路303具有图4所示的结构。
电阻401与缓冲器307a的输出节点连接。电阻401以及电容器403生成对缓冲器307a的输出电位(输出信号)进行低通滤波后的输入电位V1。电阻402与缓冲器307b的输出节点连接。电阻402以及电容器404生成对缓冲器307b的输出电位(输出信号)进行低通滤波后的输入电位V2。
在测试模式下，缓冲器307a交替地输出低电平的数据和高电平的数据。因此，在缓冲器307a的输出电位中不存在DCD的情况下，输入电位V1成为与中间电位vdd/2相同的电位。另外，在缓冲器307a的输出电位中存在DCD的情况下，输入电位V1成为与中间电位vdd/2不同的电位。
另外，在测试模式下，缓冲器307b交替地输出高电平的数据和低电平的数据。因此，在缓冲器307b的输出电位中不存在DCD的情况下，输入电位V2为与中间电位vdd/2相同的电位。另外，在缓冲器307b的输出电位中存在DCD的情况下，输入电位V2成为与中间电位vdd/2不同的电位。比较电路405对输入电位V1和输入电位V2进行比较，并输出其比较的结果。
在图9中，DCD控制电路304在输入电位V1和输入电位V2相同的情况下，判定为在缓冲器307a以及307b的输出数据中不存在DCD。另外，DCD控制电路304在输入电位V1和输入电位V2不同的情况下，判定为在缓冲器307a以及307b的输出数据中存在DCD。DCD控制电路304控制选择器329a、330a、329b以及330b，以使输入电位V1与输入电位V2相同。由此，能够降低数据TXOUTa以及TXOUTb中存在的DCD。
此外，也可以与第一实施方式相同，DCD检测电路303输入末级的缓冲器308a以及308b的输出数据(发送电路900的输出端子的输出数据)TXOUTa以及TXOUTb，并检测发送电路900的输出端子的输出数据TXOUTa以及TXOUTb的DCD。
另外，也可以与第二实施方式相同，DCD调整电路302具有与图8的结构相同的结构，控制节点N2a以及N2b的时钟信号的上升速度和下降速度。
根据本实施方式，DCD检测电路303检测差动数据的DCD。DCD调整电路302在DCD控制电路304的控制下，基于其检测结果，控制节点N2a以及N2b的差动时钟信号的占空比。由此，能够降低差动数据TXOUTa以及TXOUTb的DCD。通过降低数据TXOUTa以及TXOUTb的DCD，数据TXOUTa以及TXOUTb的品质提高，且接收电路能够降低接收到的数据TXOUTa以及TXOUTb的再生错误。
此外，上述实施方式均只是表示在实施本发明时的具体化的例子，并不能通过这些限定性地解释本发明的技术范围。即，本发明能够不脱离其技术思想或者其主要的特征地以各种方式来实施。
附图标记说明
300…发送电路；301…时钟生成电路；302…DCD调整电路；303…DCD检测电路；304…DCD控制电路；305、307、308…缓冲器；306…复用器；311…相位频率比较器(PFC)；312…电荷泵(CP)；313…低通滤波器(LPF)；314…电压控制振荡器(VCO)；315…分频器；321～328…电阻；329、330…选择器；331、332…电容器；333…p沟道场效应晶体管；334…n沟道场效应晶体管。

Claims (15)

1.一种发送电路，具有：
数据生成电路，基于时钟信号生成数据；
时钟生成电路，向上述数据生成电路供给上述时钟信号；以及
占空比控制电路，检测从上述数据生成电路输出的上述数据的占空比失真，并基于上述检测的结果，控制上述时钟信号的占空比。
2.根据权利要求1所述的发送电路，其中，
上述占空比控制电路具有输出上述时钟信号的倒相器，并基于上述检测的结果，控制上述倒相器的输入公共电压。
3.根据权利要求1所述的发送电路，其中，
上述占空比控制电路基于上述检测的结果，控制上述时钟信号的上升速度和下降速度。
4.根据权利要求1所述的发送电路，其中，
上述占空比控制电路具有：
p沟道场效应晶体管；
n沟道场效应晶体管，漏极与上述p沟道场效应晶体管的漏极连接；
第一电容器，连接在上述p沟道场效应晶体管的栅极与上述时钟生成电路之间；
第二电容器，连接在上述n沟道场效应晶体管的栅极与上述时钟生成电路之间；以及
控制电路，基于上述检测的结果，控制对上述p沟道场效应晶体管的栅极和上述n沟道场效应晶体管的栅极施加的电压。
5.根据权利要求1所述的发送电路，其中，
上述占空比控制电路具有：
p沟道场效应晶体管，栅极与上述时钟生成电路连接；
n沟道场效应晶体管，栅极与上述时钟生成电路连接，漏极与上述p沟道场效应晶体管的漏极连接；
第一电阻，与上述p沟道场效应晶体管的源极连接；以及
第二电阻，与上述n沟道场效应晶体管的源极连接，
上述第一电阻的值和上述第二电阻的值基于上述检测的结果来控制。
6.根据权利要求1所述的发送电路，其中，
上述占空比控制电路具有比较电路，上述比较电路在上述数据生成电路交替地输出高电平和低电平的数据时，对于对上述数据生成电路的输出信号进行低通滤波后的信号和阈值进行比较。
7.根据权利要求1所述的发送电路，其中，
上述占空比控制电路检测上述发送电路的输出端子的输出数据的占空比失真。
8.根据权利要求1所述的发送电路，其中，
上述占空比控制电路检测上述发送电路的末级的缓冲器的输入数据的占空比失真。
9.一种集成电路，具有：
处理电路，生成内部数据；以及
发送电路，输入上述内部数据，
上述发送电路具有：
数据生成电路，基于时钟信号生成数据；
时钟生成电路，向上述数据生成电路供给上述时钟信号；以及
占空比控制电路，检测从上述数据生成电路输出的上述数据的占空比失真，并基于上述检测的结果，控制上述时钟信号的占空比。
10.根据权利要求9所述的集成电路，其中，
上述占空比控制电路具有输出上述时钟信号的倒相器，并基于上述检测的结果，控制上述倒相器的输入公共电压。
11.根据权利要求9所述的集成电路，其中，
上述占空比控制电路基于上述检测的结果，控制上述时钟信号的上升速度和下降速度。
12.根据权利要求9所述的集成电路，其中，
上述占空比控制电路具有：
p沟道场效应晶体管；
n沟道场效应晶体管，漏极与上述p沟道场效应晶体管的漏极连接；
第一电容器，连接在上述p沟道场效应晶体管的栅极与上述时钟生成电路之间；
第二电容器，连接在上述n沟道场效应晶体管的栅极与上述时钟生成电路之间；以及
控制电路，基于上述检测的结果，控制对上述p沟道场效应晶体管的栅极和上述n沟道场效应晶体管的栅极施加的电压。
13.根据权利要求9所述的集成电路，其中，
上述占空比控制电路具有：
p沟道场效应晶体管，栅极与上述时钟生成电路连接；
n沟道场效应晶体管，栅极与上述时钟生成电路连接，漏极与上述p沟道场效应晶体管的漏极连接；
第一电阻，与上述p沟道场效应晶体管的源极连接；以及
第二电阻，与上述n沟道场效应晶体管的源极连接，
上述第一电阻的值和上述第二电阻的值基于上述检测的结果来控制。
14.根据权利要求9所述的集成电路，其中，
上述占空比控制电路具有比较电路，上述比较电路在上述数据生成电路交替地输出高电平和低电平的数据时，对于对上述数据生成电路的输出信号进行低通滤波后的信号和阈值进行比较。
15.根据权利要求9所述的集成电路，其中，
上述占空比控制电路检测上述发送电路的末级的缓冲器的输入数据的占空比失真。
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