CN110031740B - 半导体器件负载短路状态下导通冲击装置和冲击方法 - Google Patents

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Abstract

本发明公开一种半导体器件负载短路状态下导通冲击装置，包含：与半导体器件的源极和漏极电路连接组成回路的直流电源和负载，冲击前负载处于短路状态；栅压提供电路，其输出使半导体器件导通的导通栅压；栅压控制电路，其输入端电路连接栅压提供电路，输出端连接半导体器件栅极和源极，栅压控制电路初始向半导体器件栅极和源极的输出为0V，经过预设时间将输出由0V提升至导通栅压，使半导体器件转换到导通状态，直流电源对半导体器件实施导通冲击。本发明提供在负载短路状态下半导体器件突然导通的冲击效果，可以调节冲击时间和强度，使器件免于功率过高损坏，在不损坏器件的前提下，以接近临界值的状态进行冲击，使其在临界值下进行多次冲击。

Description

半导体器件负载短路状态下导通冲击装置和冲击方法
技术领域
本发明涉及一种半导体器件测试技术，具体涉及一种半导体器件负载短路状态下导通冲击装置和冲击方法。
背景技术
功率VDMOS器件长期工作于大电流、高电压的严苛工作条件下，对其可靠性、耐冲击性提出了极高的要求。常规可靠性测试方法为对其施加直流应力，进行长期的考核，观察其参数变化。而实际应用中器件损坏往往并非来源于直流应力，而是意外情况下瞬间的高功率冲击导致，其中典型的一种情况为:负载短路的情况下器件导通，在导通过程中器件承受高电压大电流的冲击。对于此种情况，目前尚无较好的方法考核这种冲击对器件的影响。
发明内容
本发明提供一半导体器件负载短路状态下导通冲击装置和冲击方法，可有效在亚损坏临界状态下对器件进行反复冲击，避免其一次性损坏，从而考核其在该种冲击下的退化情况及参数变化，为器件的研发和使用条件设置提供了一个重要的研究平台。
为实现上述目的，本发明提供一种半导体器件负载短路状态下导通冲击装置，其特点是，该装置包含：
与半导体器件的源极和漏极电路连接组成回路的直流电源和负载；其中，所述直流电源的正极与所述半导体器件的漏极连接，半导体器件的源极通过负载与功率直流电源的负极连接；
栅压提供电路，其输出使半导体器件导通的导通栅压V0；
栅压控制电路，其输入端电路连接栅压提供电路，输出端连接半导体器件栅极和源极，栅压控制电路初始向半导体器件栅极和源极的输出为0V，经过预设时间t0将输出由0V提升至导通栅压V0，使半导体器件转换到导通状态，直流电源对半导体器件实施导通冲击；
预设时间t0范围为大于0、小于等于150微秒。
上述装置还包含：
保护电路，包含监测漏源电流模块和检测负载电压模块，所述保护电路设置在所述半导体器件的源极与负载之间；
所述监测漏源电流模块串联设置在半导体器件的源极与负载之间，检测负载电压模块与负载两端并联；
保护电路检测半导体器件漏源端的漏源电流和负载电压，当检测到漏源电流随时间爬升率达到预设的启动保护阈值，并且负载电压为零，则保护电路触发栅压控制电路将栅压提供电路的栅压降低到0V，关断半导体器件结束冲击。
上述栅压提供电路包含：
DC/DC电路，其输入端接电源输入，输出与电源地隔离的电信号；
稳压电路，其输入端连接DC/DC电路输出的电信号，输出端输出稳定的导通栅压V0。
上述栅压控制电路包含：
电阻-电容网络电路，其输入端连接栅压提供电路输出端；
MOS开关电路，其输入端连接电阻-电容网络电路输出端，控制栅压经过预设时间t0将0V上升至导通栅压V0，或将栅压由导通栅压V0降至0V。
上述负载为电子负载；
上述冲击装置还包含：
电子负载控制电路，其电路连接电子负载，控制电力负载在常规工作状态和短路状态之间转换。
一种上述的半导体器件负载短路状态下导通冲击装置的冲击方法，其特点是，该方法包含：
负载处于短路状态；
栅压提供电路输出使半导体器件导通的导通栅压V0至栅压控制电路；
栅压控制电路初始向半导体器件栅极和源极的输出为0V，经过预设时间t0将输出由0V提升至导通栅压V0，使半导体器件转换到导通状态，直流电源对半导体器件实施导通冲击；
预设时间t0范围为大于0、小于等于150微秒。
上述方法还包含：
保护电路检测半导体器件漏源端的漏源电流和负载电压，当检测到漏源电流随时间爬升率达到预设的启动保护阈值，并且负载电压为零，则保护电路触发栅压控制电路将栅压提供电路的栅压降低到0V，关断半导体器件结束冲击；
其中预设的启动保护阈值为漏源电流IDS对时间的微分值dIDS/dt。
上述预设的启动保护阈值为漏源电流IDS对时间的微分值dIDS/dt大于2×105A/S。
在半导体器件损坏功率临界值内，通过调节预设的启动保护阈值，实现调整冲击强度。
上述负载为电子负载，电子负载控制电路在进行半导体器件负载短路状态下导通冲击之前，将电子负载由常规工作状态转为短路状态。
本发明半导体器件负载短路状态下导通冲击装置和冲击方法和现有技术相比，其优点在于，本发明能够提供在负载短路状态下半导体器件突然导通的冲击效果，且可以调节冲击时间和强度，使器件免于功率过高损坏，在不损坏器件的前提下，以接近临界值的状态进行冲击，可使其在临界值下进行多次冲击。
附图说明
图1为本发明半导体器件负载短路状态下导通冲击装置的一种实施例的结构示意图；
图2为本发明栅压提供电路和栅压控制电路的结构示意图；
图3为本发明半导体器件负载短路状态下导通冲击方法的原理图。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
如图1所示，揭示了半导体器件负载短路状态下导通冲击装置的一种实施例。其中被冲击测试的半导体器件为一种功率VDMOS器件108。
该半导体器件负载短路状态下导通冲击装置包含：驱动装置101、计算机102、接口单元103、栅压提供电路104、栅压控制及短路下导通冲击保护电路板105、电子负载106、大功率可调电源107。
被测的功率VDMOS器件108的漏极和源极、电子负载106(150V、100A以上)的正负端通过导线接于大功率可调电源107(150V、100A以上)正负极之间，组成回路。电子负载106和大功率可调电源107电压任意设定，得到较小的电压和电流即可，目的是检测功率VDMOS器件108及设备是否正常工作。当栅压控制及短路下导通冲击保护电路板105的栅压提供电路输出或切断施加在功率VDMOS器件栅源之间的12V电压。当功率VDMOS器件108栅源接入12V导通栅压V0，则功率VDMOS器件漏极和源极与电子负载106、大功率可调电源107所在回路导通。
驱动装置101采用手动装置、或单片机、或arm等，驱动控制计算机102和栅压提供及短路下导通冲击保护电路板105。
计算机102电路连接接口单元103，接口单元103电路连接电子负载106。接口单元103为Agilent 82357AUSB/GPIB接口。计算机102上安装有Agilent VEE程序控制接口单元103，计算机102和接口单元103组成电子负载控制电路，利用Agilent 82357A可将计算机102的USB口和电子负载的GPIB接口连接，之后驱动装置101驱动计算机102运行其上的Agilent VEE程序，控制电子负载106在常规工作状态和短路状态之间转换。
栅压提供电路104为12V电源。栅压控制及短路下导通冲击保护电路板105包含栅压控制电路和保护电路。具体地，所述功率可调电源107的正极与功率VDMOS器件108的漏极连接，功率VDMOS器件108的源极通过电子负载106与功率可调电源107的负极连接。进一步地，功率VDMOS器件108与电子负载106之间设置有所述保护电路。如图3所示，保护电路与栅压控制电路301连接，保护电路包含监测漏源电流模块302和检测负载电压模块303，监测漏源电流模块302串联设置在功率VDMOS器件108的源极与电子负载106之间，检测负载电压模块303与电子负载106两端并联。如图2并结合图1所示，栅压提供电路用于输出稳定12V电源，包含DC/DC电路21和电路连接DC/DC电路21输出端的稳压电路22。
DC/DC电路21输入端接12V电源输入，输出与电源地隔离的15V电信号。稳压电路22采用LD1117芯片，输入端连接DC/DC电路21输出端，对与电源地隔离的15V电信号处理后得到非常稳定的12V栅源电压。12V栅源电压为能使功率VDMOS器件108漏源导通的导通栅压V0。
栅压控制电路包含电路连接稳压电路22输出端的电阻-电容网络电路24，和电路连接电阻-电容网络电路24输出端的MOS开关电路23。栅压控制电路接收稳定的12V栅源电压并输出，同时，控制12V栅源电压在大于0、小于等于150微秒的范围内由0V升到12V，或从12V降到0V。
当栅压控制电路将0V升到12V，达到功率VDMOS器件108的导通栅压V0，使功率VDMOS器件108漏源导通，转换到导通状态，在计算机102控制电子负载106短路状态下，大功率可调电源107对半导体器件实施导通冲击。
如图3并结合图1所示，栅压控制及短路下导通冲击保护电路板105的保护电路包含监测漏源电流模块和检测负载电压模块，栅压控制及短路下导通冲击保护电路板105的保护部分检测到冲击后，迅速将栅源电压降低到0V，使功率VDMOS器件108漏源电流关断，结束该次冲击过程，使器件免于烧毁。具体保护部分启动保护功能的判据为：1、监测漏源电流模块检测到功率VDMOS器件108漏源电流IDS随时间爬升率过高，即漏源电流对时间的微分值dIDS/dt大于一个阈值，该阈值可根据研究需求通过电路加以调节,从而在器件损坏功率临界值内自由调整冲击强度。2、检测负载电压模块检测到电子负载106两端电压为零。同时满足1、2条件时，即启动保护功能。
如图3并结合图1所示，本发明还公开了一种适用于上述半导体器件负载短路状态下导通冲击装置的冲击方法，该方法具体包含以下步骤：
S1、驱动装置101驱动栅压控制及短路下导通冲击保护电路板105提供0V电压施加在功率VDMOS器件108栅源之间。
S2、使用计算机102通过Agilent VEE程序和接口单元103控制电子负载106由正常工作状态转到短路状态。此时栅压控制及短路下导通冲击保护电路板105提供的栅源电压为0V，功率VDMOS器件108处于关断状态。
S3、调节大功率可调电源107电压到110V。
S4、栅压提供电路104通过栅压控制及短路下导通冲击保护电路板105的栅压控制电路301对功率VDMOS器件108栅源端提供栅压，非保护状态下，在预设时间t0，即0-150μs，内将栅压从0V上升到12V，达到导通栅压V0，功率VDMOS器件108导通，电流从漏极流进，源极流出，实现在负载短路情况下，对功率VDMOS器件108的导通冲击。
这里预设时间t0视具体器件不同，可在电路板上调整，通常在102μs量级内居多，注意并没有采用栅源电压瞬间急速爬升方式，当VDMOS做为大功率负载的开关元件时，其通常打开模式为经过一定时间内从关断到完全导通，因此栅源电压是0-150μs从0V爬升到12V。尽管不是瞬间爬升，但如果电子负载106短路，在很短时间内(根据器件和漏源电压确定)器件就会因功率过高损坏，我们的目的是在不损坏器件的前提下，以接近临界值的状态进行冲击。
S5、实现冲击后，当监测漏源电流模块302检测到功率VDMOS器件108漏源电流IDS随时间爬升率过高，即漏源电流对时间的微分值dIDS/dt大于一个阈值，该阈值可根据研究需求通过电路加以调节,从而在器件损坏功率临界值内自由调整冲击强度。具体为，dIDS/dt>2×105A/S(该值可改变，根据器件不同和欲实现冲击强度不同调整电路板加以改变)。同时检测负载电压模块303检测到电子负载106两端电压为零。保护启动，栅压控制电路301将栅压降为0V，关断功率VDMOS器件108，冲击结束。
S6、功率VDMOS器件108恢复经过恢复时间大于等于1分钟之上，优选10分钟以上后，在Agilent VEE控制下再次实现上述S1-S5的冲击过程，重复若干次，例如20次，后取下功率VDMOS器件108。
S7、进行后续电学参数测量，研究器件受冲击的影响等，例如可以检测被冲击的功率VDMOS器件108的栅极阈值电压、栅极-源极漏电流、静态漏极-源极导通电阻、漏极-源极击穿电压等等，参数很多可任选，一般是可靠性研究中涉及电学参数的退化。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (9)

1.一种半导体器件负载短路状态下导通冲击装置，其特征在于，该装置包含：
与半导体器件的源极和漏极电路连接组成回路的直流电源和负载；
所述直流电源的正极与所述半导体器件的漏极连接，半导体器件的源极通过负载与功率直流电源的负极连接；
栅压提供电路，其输出使半导体器件导通的导通栅压V0；
栅压控制电路，其输入端电路连接栅压提供电路，输出端连接半导体器件栅极和源极，栅压控制电路初始向半导体器件栅极和源极的输出为0V，经过预设时间t0将输出由0V提升至导通栅压V0，使半导体器件转换到导通状态，直流电源对半导体器件实施导通冲击；
预设时间t0范围为大于0、小于等于150微秒；
保护电路，包含监测漏源电流模块和检测负载电压模块，所述保护电路设置在所述半导体器件的源极与负载之间；
所述监测漏源电流模块串联设置在半导体器件的源极与负载之间，检测负载电压模块与负载两端并联；
保护电路检测半导体器件漏源端的漏源电流和负载电压，当检测到漏源电流随时间爬升率达到预设的启动保护阈值，并且负载电压为零，则保护电路触发栅压控制电路将栅压提供电路的栅压降低到0V，关断半导体器件结束冲击。
2.如权利要求1所述的半导体器件负载短路状态下导通冲击装置，其特征在于，所述栅压提供电路包含：
DC/DC电路，其输入端接电源输入，输出与电源地隔离的电信号；
稳压电路，其输入端连接DC/DC电路输出的电信号，输出端输出稳定的导通栅压V0。
3.如权利要求1或2所述的半导体器件负载短路状态下导通冲击装置，其特征在于，所述栅压控制电路包含：
电阻-电容网络电路，其输入端连接栅压提供电路输出端；
MOS开关电路，其输入端连接电阻-电容网络电路输出端，控制栅压经过预设时间t0将0V上升至导通栅压V0，或将栅压由导通栅压V0降至0V。
4.如权利要求1所述的半导体器件负载短路状态下导通冲击装置，其特征在于，所述负载为电子负载；
所述冲击装置还包含：
电子负载控制电路，其电路连接电子负载，控制电力负载在常规工作状态和短路状态之间转换。
5.一种如权利要求1至4中任意一项权利要求所述的半导体器件负载短路状态下导通冲击装置的冲击方法，其特征在于，该方法包含：
负载处于短路状态；
栅压提供电路输出使半导体器件导通的导通栅压V0至栅压控制电路；
栅压控制电路初始向半导体器件栅极和源极的输出为0V，经过预设时间t0将输出由0V提升至导通栅压V0，使半导体器件转换到导通状态，直流电源对半导体器件实施导通冲击；
预设时间t0范围为大于0、小于等于150微秒。
6.如权利要求5所述的冲击方法，其特征在于，该方法还包含：
保护电路检测半导体器件漏源端的漏源电流和负载电压，当检测到漏源电流随时间爬升率达到预设的启动保护阈值，并且负载电压为零，则保护电路触发栅压控制电路将栅压提供电路的栅压降低到0V，关断半导体器件结束冲击；
其中预设的启动保护阈值为漏源电流IDS对时间的微分值dIDS/dt。
7.如权利要求6所述的冲击方法，其特征在于，所述预设的启动保护阈值为漏源电流IDS对时间的微分值dIDS/dt大于2×105A/S。
8.如权利要求6所述的冲击方法，其特征在于，在半导体器件损坏功率临界值内，通过调节预设的启动保护阈值，实现调整冲击强度。
9.如权利要求5所述的冲击方法，其特征在于，所述负载为电子负载，电子负载控制电路在进行半导体器件负载短路状态下导通冲击之前，将电子负载由常规工作状态转为短路状态。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113608093B (zh) * 2021-07-14 2024-05-24 北京工业大学 一种用于功率半导体器件动态特性测试的控制逻辑的实现方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337132A (ja) * 2000-05-30 2001-12-07 Sony Corp 半導体部品の試験方法及び試験装置
CN104764988A (zh) * 2015-03-31 2015-07-08 株洲南车时代电气股份有限公司 一种功率器件的失效测试电路和失效测试方法
CN205333789U (zh) * 2016-01-25 2016-06-22 武汉华高高电压设备新技术有限公司 一种冲击电压试验系统
CN205679732U (zh) * 2016-06-14 2016-11-09 浙江钱江摩托股份有限公司 一种大电流冲击试验装置
CN206523592U (zh) * 2017-02-27 2017-09-26 西安后羿半导体科技有限公司 一种功率mosfet的抗冲击测试装置
CN108318796A (zh) * 2017-12-12 2018-07-24 东南大学 一种三端口碳化硅基功率器件界面态测试方法
CN109521348A (zh) * 2018-11-12 2019-03-26 重庆大学 一种直流断路器用igbt模块的可靠性测试及寿命评估方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10613134B2 (en) * 2016-12-22 2020-04-07 Texas Instruments Incorporated High-side gate over-voltage stress testing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337132A (ja) * 2000-05-30 2001-12-07 Sony Corp 半導体部品の試験方法及び試験装置
CN104764988A (zh) * 2015-03-31 2015-07-08 株洲南车时代电气股份有限公司 一种功率器件的失效测试电路和失效测试方法
CN205333789U (zh) * 2016-01-25 2016-06-22 武汉华高高电压设备新技术有限公司 一种冲击电压试验系统
CN205679732U (zh) * 2016-06-14 2016-11-09 浙江钱江摩托股份有限公司 一种大电流冲击试验装置
CN206523592U (zh) * 2017-02-27 2017-09-26 西安后羿半导体科技有限公司 一种功率mosfet的抗冲击测试装置
CN108318796A (zh) * 2017-12-12 2018-07-24 东南大学 一种三端口碳化硅基功率器件界面态测试方法
CN109521348A (zh) * 2018-11-12 2019-03-26 重庆大学 一种直流断路器用igbt模块的可靠性测试及寿命评估方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于MOSFET的负载开关设计与实现;赵宪宁 等;《无线电工程》;20151231;第45卷(第6期);第96-98页 *

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