CN110011764B - 执行混合自动重传请求处理的调制解调器芯片和接收器 - Google Patents

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Abstract

提供了一种用于支持基于混合自动重传请求(HARQ)而重复发送的数据的合并的调制解调器芯片。该调制解调器芯片包括HARQ合并器，被配置为运行计算机可读指令以通过将重传的数据和先前的HARQ数据合并来执行HARQ合并，重传的数据包括经由控制信道接收的重传的控制信道数据和经由数据信道接收的重传的数据信道数据，先前的HARQ数据与经由控制信道和数据信道接收的数据相对应，HARQ合并生成更新的HARQ数据；存储器，被配置为存储先前的HARQ数据和更新的HARQ数据；以及存储器控制器，被配置为控制先前的HARQ数据和更新的HARQ数据在HARQ合并器和HARQ存储器之间的发送。

Description

执行混合自动重传请求处理的调制解调器芯片和接收器
相关申请的交叉引用
本申请要求分别于2017年12月21日和2018年10月24日向韩国知识产权局提交的韩国专利申请No.10-2017-0177490和No.10-2018-0127702的权益，其公开通过引用完全被并入本文。
技术领域
本发明构思涉及无线通信设备，更具体地，涉及用于减少基于混合自动重传请求(Hybrid Automatic Repeat Request，HARQ)而重复发送的数据中的错误的调制解调器芯片、接收器和每个调制解调器芯片和接收器的操作方法。
背景技术
HARQ是一种发送方式，其使用错误分组将信道编码添加到自动重传请求(Automatic Repeat Request，ARQ)以减少上层的时间延迟，并且HARQ 被应用于诸如高速分组接入(High Speed Packet Access，HSPA)和长期演进 (Long Term Evolution，LTE)的各种移动通信标准。基于HARQ重复发送数据信道，并且对重复发送的数据信道执行HARQ合并(HARQ combination)。
发明内容
本发明构思提供了用于处理基于数据信道和控制信道中的每一个的混合自动重传请求(HARQ)合并重复发送的数据的调制解调器芯片、接收器以及每个调制解调器芯片和接收器的操作方法。
根据本发明构思的一方面，提供了一种用于支持基于混合自动重传请求 (HARQ)而重复发送的数据的合并的调制解调器芯片，该调制解调器芯片包括HARQ合并器，被配置为通过将重传的数据和先前的HARQ数据合并来执行HARQ合并，重传的数据包括经由控制信道接收的重传的控制信道数据和经由数据信道接收的重传的数据信道数据，先前的HARQ数据与经由控制信道和数据信道接收的数据相对应，HARQ合并生成更新的HARQ数据；存储器，被配置为存储先前的HARQ数据和更新的HARQ数据；以及存储器控制器，被配置为控制先前的HARQ数据和更新的HARQ数据在HARQ合并器和HARQ存储器之间的发送。
根据本发明构思的另一方面，提供了一种调制解调器芯片，该调制解调器芯片包括混合自动重传请求(HARQ)合并器，被配置为执行HARQ合并以生成HARQ数据，该HARQ合并基于通过第一多个子帧重复接收的控制信道数据、和通过与第一多个子帧不同的第二多个子帧重复接收的数据信道数据；以及HARQ移动器，被配置为通过总线接口将HARQ数据存储在外部存储器中，或者从外部存储器获取HARQ数据。
根据本发明构思的又一方面，提供了一种接收器，该接收器包括混合自动重传请求(HARQ)合并器，被配置为合并接收的第一数据和先前接收的第二数据以生成第一HARQ数据，该第一数据和第二数据与共享信道相关联，并且合并接收的第三数据和先前接收的第四数据以生成第二HARQ数据，该第三数据和第四数据与下行链路控制信道相关联；存储器，包括多个存储区域和HARQ控制器，HARQ控制器被配置为将第一HARQ数据存储在存储器的第一存储区域中，以及将第二HARQ数据存储在存储器的第二存储区域中。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的一些示例实施例，其中：
图1是示出根据一些示例实施例的无线通信系统的框图；
图2A是示出下行链路信号的帧结构的示例的图；
图2B是示出时隙的资源结构的图；
图3A和图3B是示例性地示出在基于长期演进(LTE)的通信系统中包括数据信道和控制信道的帧结构的图；
图4是示出根据一些示例实施例的无线通信系统中的接收器的配置的框图；
图5是示出根据一些示例实施例的解码块的框图；
图6和图7是示出根据一些示例实施例的用于接收多个控制信道的解码块的框图；
图8A和图8B是示出根据一些示例实施例的用于在解码块中存储重复发送的广播信道(Broadcast Channel，BCH)数据的存储区域的配置和根据比较示例的解码块的配置的图；
图9A和图9B是示出根据一些示例实施例的用于在解码块中存储重复发送的控制信道(Control Channel，CCH)数据的存储区域的配置和根据比较示例的解码块的配置的图；
图10是示出根据一些示例实施例的混合自动重传请求(HARQ)存储器控制器的实施方式的示例的框图。
图11是示出根据一些示例实施例的包括压缩器的解码块的框图；
图12是示出根据一些示例实施例的信道解码方法的流程图；
图13是示出根据一些示例实施例的HARQ处理模块的框图；
图14是示出图13的HARQ存储器控制器的实施方式的示例的框图；
图15是示出根据一些示例实施例的使用外部存储器的信道解码方法的流程图；和
图16是示出根据一些示例实施例的通信设备的框图。
具体实施方式
在下文中，将参考附图描述一些示例实施例。
在详细描述一些示例实施例时，将描述基于第三代合作伙伴计划长期演进(3rdGeneration Partnership Project Long Term Evolution，3GPP LTE)通信的系统(具体地，基于诸如面向物联网(Internet of Things，IoT)的增强型机器类型通信(enhancedMachine Type Communication，eMTC)或窄带IoT (Narrowband IoT，NB-IoT)的标准的无线通信系统)。然而，一些示例实施例可以应用于具有类似技术背景和类似信道类型的另一通信系统。
图1是示出根据一些示例实施例的无线通信系统1的框图。参考图1，无线通信系统1可以包括基站10和终端20。终端20可以位于基站10的小区覆盖范围内。基站10和终端20可以通过下行链路信道2和上行链路信道 4彼此通信。当通过下行链路信道2执行通信时，基站10和终端20可以分别与无线发送器和无线接收器相对应；当通过上行链路信道4执行通信时，基站10和终端20可以分别与无线接收器和无线发送器相对应。
基站10可以被称为固定站，其与终端20和/或另一基站通信，并且可以发送和/或接收与终端20和/或另一基站通信的数据和/或控制信息。例如，基站10可以被称为节点B、演进节点B(evolved-node B，eNB)、基站收发器系统(Base Transceiver System，BTS)和/或接入点(Access Point，AP)。并且，终端20可以是可以发送和/或接收与基站10通信的数据和/或控制信息的无线通信设备。例如，终端20可以被称为用户设备(User Equipment，UE)、移动台(Mobile Station，MS)、移动终端(Mobile Terminal，MT)、用户终端(UserTerminal，UT)、订户站(Subscriber Station，SS)、无线设备和/或便携式设备。
基站10和终端20之间的无线通信网络可以共享可用网络资源以支持多个用户之间的通信。例如，在无线通信网络中，可以基于诸如码分多址(Code Division MultipleAccess，CDMA)、频分多址(Frequency Division Multiple Access，FDMA)、时分多址(TimeDivision Multiple Access，TDMA)、正交频分多址(Orthogonal Frequency DivisionMultiple Access，OFDMA)、单载波频分多址(Single Carrier Frequency DivisionMultiple Access，SC-FDMA)、稀疏码多址(Sparse Code Multiple Access，SCMA)、资源扩展多址(Resource Spread Multiple Access，RSMA)和/或模式划分多址(PatternDivision Multiple Access，PDMA)的各种方式来传送信息。
被包括在基站10和终端20中的每个元件(例如，下面进一步讨论的 HARQ处理模块130)可以是包括模拟电路和/或数字电路的硬件块，或者可以是包括由至少一个处理器等运行的多个命令的软件块。
在无线通信中，由于诸如终端20的移动和基站10与另一基站之间的信号干扰的各种原因，信道环境(例如，信噪比(Signal to Noise Ratio，SNR)、衰落状态等)可能是可变的，并且当信道环境有缺陷时，可能发生通信错误。为了减轻通信错误，基站10可以重复发送数据(例如，数据分组)，并且终端20可以基于重复发送的数据执行解码(例如，信道解码)。
在诸如LTE或高速分组接入(High Speed Packet Access，HSPA)的各种移动通信标准中，可以应用混合自动重传请求(HARQ)功能。例如，在基于软合并的HARQ操作中，当在先前的发送的数据中发生错误时，可以存储先前的数据(例如，HARQ数据)。接下来，可以通过使用重传的数据和HARQ 数据进行HARQ合并(例如，可以将其称为重传合并或HARQ重传合并)来生成合并的数据。在这种情况下，由于通过HARQ合并而合并的信息量增加，因此合并的数据的可靠性增加到高于最初发送的数据和/或重传的数据的可靠性。确定是否重传数据的错误检测操作可以使用循环冗余校验(Cyclical Redundancy Check，CRC)码，但是一些示例实施例不限于此。也就是说，可以应用基于各种方式的错误检测。
基站10可以重复发送用于通信的控制信道(例如，基站10可以通过各个控制信道重复发送控制信息)(例如，广播信道(BCH)和下行链路控制信道(CCH))、和共享信道(Shared Channel，SCH)(例如，包括要提供给终端 20的用户数据的数据信道)。例如，SCH可以被称为物理下行链路共享信道 (Physical Downlink Shared Channel，PDSCH)，BCH可以被称为物理广播信道(Physical Broadcast Channel，PBCH)，CCH可以被称为物理下行链路控制信道(Physical Downlink Control Channel，PDCCH)。
基站10可以响应于来自终端20的请求(或反馈信息)重复发送数据。当无线通信系统1是IoT网络系统时，可以预先设置重复发送的次数，以便控制由有缺陷的信道环境引起的通信错误，基站10可以在多个确定的子帧期间重复发送相同的数据。
终端20可以接收从基站10发送的子帧，并且可以通过上行链路信道4 发送反馈信息和对下行链路信道2的响应(例如，对通过下行链路信道2接收的子帧的响应)。终端20可以解码被包括在每个子帧中的数据。当解码失败时(例如，当发生CRC错误时)，终端20可以合并重复发送的数据(例如，随后接收的子帧的数据)和先前接收的数据(例如，HARQ数据)，并且可以基于合并的数据再次执行解码。由于信息量的增加，因此合并的数据的可靠性增加到高于合并之前的水平，从而增加了成功解码子帧的概率(例如，解码成功概率)。
终端20可以包括用于合并重复发送的数据的HARQ处理模块130和用于存储合并的数据的HARQ存储器140。HARQ处理模块130可以将接收的数据和先前接收的数据合并。HARQ处理模块130可以执行HARQ合并。 HARQ合并可以是软合并，并且例如可以包括追赶合并(chase combining)。根据一些示例实施例，本文描述为由HARQ处理模块130执行的操作可以由运行包括与操作相对应的指令的程序代码的至少一个处理器来执行。指令可以存储在终端20的存储器中(例如，HARQ存储器140)。如在本公开中使用的术语“处理器”可以指，例如，具有物理结构化的电路、运行期望的操作的硬件实施的数据处理设备，该期望的操作包括例如被表示为被包括在程序中的代码和/或指令的操作。在至少一些示例实施例中，上述硬件实施的数据处理设备可以包括但不限于微处理器、中央处理单元(CentralProcessing Unit， CPU)、处理器核、多核处理器、多处理器、专用集成电路(Application-Specific Integrated Circuit，ASIC)和现场可编程门阵列(Field Programmable GateArray， FPGA)。根据一些示例实施例，描述为由HARQ处理模块130执行的操作可以由电路执行。例如，电路可以包括专用集成电路(ASIC)或现场可编程门阵列(FPGA)。
此外，当基于合并的数据的解码失败时，HARQ处理模块130可以将合并的数据存储在HARQ存储器140中，以便将合并的数据与随后接收的数据合并；或者当接收的数据是最初发送的数据时，HARQ处理模块130可以将接收的数据存储在HARQ存储器140中，以便将接收的数据与随后接收的数据合并。在传统的LTE通信中，不重复发送链路控制信道。然而，面向物联网(IoT)的LTE通信标准包括链路控制信道的重复发送。除了数据信道之外，期望开发用于有效处理包括广播信道和链路控制信道的控制信道的重复发送的数据的技术。
在一些示例实施例中，HARQ处理模块130可以合并SCH数据，合并 BCH数据和/或合并CCH数据。也就是说，HARQ合并可以分别应用于SCH、 BCH和/或CCH。HARQ处理模块130可以将通过对SCH、BCH和/或CCH 中的每一个执行合并而获得的合并的数据(例如，HARQ数据)存储在HARQ 存储器140中。以这种方式，在根据一些示例实施例的终端20中，重复发送的控制信道(例如，BCH和/或CCH)可以以HARQ合并来合并，并且数据信道(例如，SCH)和控制信道可以共享HARQ处理模块130和HARQ存储器140。因此，用于处理数据信道和控制信道的电路的区域可以减小，并且存储器使用效率可以增加。
图2A是示出下行链路信号的帧结构的示例的图。图2B是示出时隙的资源结构的图。在图2A中，横坐标轴表示时域，纵坐标轴表示频域。
参考图2A，终端(例如，图1的终端20)可以通过下行链路信道(例如，图1的下行链路信道2)接收多个帧，并且一个帧FM可以包括10个子帧SF0至SF9。终端20可以顺序地接收子帧SF0至SF9。一个子帧可以包括两个时隙。例如，一个帧FM的持续时间可以是10ms，一个子帧的持续时间可以是1ms，并且一个时隙的持续时间可以是0.5ms。发送一个子帧所花费的时间可以被称为发送时间间隔(Transmission Time Interval，TTI)。然而，一些示例实施例不限于此，并且可以基于通信系统来改变无线帧的结构和TTI。
参考图2B，时隙可以包括频率轴上的多个资源块RB。系统发送频带可以包括多个窄带，并且多个资源块RB可以分别通过多个窄带发送。每个资源块RB可以包括时域中的多个符号，并且可以包括频域中的多个子载波。符号可以是时域中的最小发送单元，并且子载波可以是频域中的最小发送单元。最小数据发送单元可以是资源块RB，并且数据速率可以与在终端中调度的资源块RB成比例地增加。时频域中的基本资源单元可以是资源元素，并且可以被表示为符号索引和子载波索引。数据信道和控制信道可以与资源元素RE相对应。除了资源元素RE之外，多个资源块RB中的每一个可以包括通过信道估计和/或均衡而发送的参考信号RS。
图3A和图3B是示例性地示出在基于长期演进(LTE)的通信系统中包括数据信道和控制信道的帧结构的图。
图3A示出了一般LTE通信系统中的帧结构的示例。参考图3A，可以将 CCH分配给每个子帧SF的一些初始符号，并且可以将BCH和/或SCH分配给其他符号。BCH可以通过一个帧FM的一个子帧(例如，第一子帧SF0) 发送，并且可以每四帧重复发送(例如，每四帧的子帧中的BCH可以包含相同的数据)。SCH数据可以在每个帧和子帧中发送，并且可以重复发送直到解码成功或者可以在确定数量的子帧期间重复发送(例如，确定数量的子帧中的SCH可以包含相同的数据)。在图3A的帧结构中，根据通用LTE通信系统的通信协议，CCH数据可以不重复发送(例如，每个子帧中的CCH可以包含不同的数据)。终端20基于该通信协议执行无线通信。
当数据(例如，BCH数据或SCH数据中的至少一个)通过子帧被重传时，可以在该子帧的周期中对重传的数据执行HARQ合并。一些示例实施例，当BCH数据和SCH数据通过子帧(例如，第二帧FM1的第一子帧SF0)被重传时，在接收或处理子帧的时段期间，执行对重传BCH数据的第一HARQ 合并，然后执行对重传BCH数据的第二HARQ合并。
图3B示出了面向IoT的LTE通信系统中的帧结构的示例。参考图3B，可以在每个子帧中接收数据信道和控制信道之一。可以在帧FM的第一子帧 SF0中接收SCH，并且可以在第二至第五子帧SF1至SF4以及第七至第十子帧SF6至SF9中接收BCH或CCH。
根据面向IoT的LTE通信系统的通信协议，BCH数据和SCH数据可以被重复发送，并且CCH数据也可以通过多个子帧被重复发送。当数据(例如 BCH数据、CCH数据和SCH数据中的一个)通过子帧重传时，可以在该子帧的周期中对重传的数据执行HARQ合并。例如，在图3B 中，当CCH数据通过第二子帧SF1重传并且SCH数据通过第三子帧SF2重传时，在接收或处理重传CCH数据的第二子帧SF1期间执行对重传CCH数据的第一HARQ 合并，并且在接收或处理重传SCH数据的第三子帧SF2期间执行对重传SCH 数据的第二HARQ合并。
图4是示出根据一些示例实施例的无线通信系统中的接收器20a的配置的框图。接收器20a可以在接收下行链路信号(例如，下行链路信道2)时被包括在终端(例如，终端20)中和/或可以在接收上行链路信号(例如，上行链路信道4)时被包括在基站(例如，基站10)中。
参考图4，接收器20a可以包括射频(Radio Frequency，RF)滤波器21、同步块22、信道估计器23、检测/解调块24和解码块25。在一些示例实施例中，同步块22、信道估计器23、检测/解调块24和解码块25可以被包括在通信芯片或应用处理器中。同步块22、信道估计器23、检测/解调块24和解码块25可以集成到一个半导体芯片中。根据一些示例实施例，本文描述为由射频(RF)滤波器21、同步块22、信道估计器23、检测/解调块24和/或解码块25中的任何一个或全部执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和 /或基站10的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由射频(RF)滤波器21、同步块22、信道估计器23、检测/解调块24 和/或解码块25中的任何一个或全部执行的操作可以由电路执行。例如，电路可以包括专用集成电路(ASIC)或现场可编程门阵列(FPGA)。
RF滤波器21可以仅传递通过天线ANT接收的下行链路信号当中的能够由接收器20a处理的频率的信号。RF滤波器21可以将RF信号转换为基带数字信号。
在终端最初接入小区以便执行小区重选或从当前接入的小区切换到另一小区的情况下，同步块22可以通过使用被包括在经滤波的下行链路信号中的同步信号(例如，主同步信号(Primary Synchronous Signal，PSS)和辅同步信号(Secondary SynchronousSignal，SSS)来执行小区搜索，并且同步块22 可以通过使用同步信号来执行小区搜索，以获得小区的频率和符号同步。同步块22可以获得小区的下行链路帧同步，并且可以确定小区标识 (identification，ID)。
信道估计器23可以对子帧执行信道估计。信道估计器23可以生成映射到参考信号的资源元素的信道值，并且可以通过使用信道值来对目标资源元素执行信道估计。
检测/解调块24可以通过下行链路信道估计操作来检测数据信号，并且可以解调检测的值。检测数据信号的操作可以包括通过使用与映射到数据信号的资源元素相对应的估计信道值来获得估计数据信号的操作。例如，检测/ 解调块24可以使用传统的调制方法解调数据信号，以输出每个编码比特的对数似然比(Log-Likelihood Ratio，LLR)，并且在这种情况下，编码比特可以是比特“0”或“1”。
解码块25可以解码解调的数据以获得从发送器传送到接收器20a的数据信号。解码块25可以包括每个都参考图1在上面描述了的HARQ处理模块 (图1的130)和HARQ存储器(图1的140)，并且可以通过使用HARQ方式来合并BCH、CCH和/或SCH中的每一个的重复发送的数据。下面将参考图5至图15详细描述解码块25的配置和操作。
上面已经参考图4描述了根据一些示例实施例的终端的接收器20a。然而，一些示例实施例不限于图4中示出的接收器20a的配置。接收器20a可以具有基于各种通信协议的各种配置。
图5是示出根据一些示例实施例的解码块100的框图。
参考图5，解码块100可以包括输入缓冲器110、解速率匹配(Rate De- Matching，RDM)控制器120、HARQ处理模块130、HARQ存储器140、第一解码器150和第二解码器160。HARQ处理模块130可以包括HARQ合并器131和HARQ存储器控制器132。图5中示出的解码块100的每个元件(例如，输入缓冲器110、RDM控制器120、HARQ处理模块130、HARQ合并器131、HARQ存储器控制器132、第一解码器150和/或第二解码器160)可以被实施为以硬件执行其功能(例如，本文描述为被执行的操作从而可以使用其来执行)的硬件(例如，诸如ASIC或FPGA的电路)，或者可以被实施为由解码块100的至少一个中央处理单元(CPU)或配备有该解码块的通信芯片(例如，调制解调器芯片)运行的软件。可替代地，解码块100的元件中的每一个可以通过硬件和软件的组合来实施。
可以接收来自检测/解调块(例如，图4的检测/解调块24)的控制信道的 Dcc和数据信道(例如，共享信道)的解调的数据(在下文中被称为共享信道数据)Dsch。控制信道数据Dcc可以包括BCH数据或CCH数据中的至少一个。
输入缓冲器110可以接收控制信道数据Dcc，并且可以存储控制信道数据Dcc，以便解速率匹配。输入缓冲器110可以存储通过一个子帧接收的控制信道数据Dcc，并且可以包括与控制信道数据Dcc的比特数相对应的存储容量。输入缓冲器110可以基于每当重复发送控制信道数据Dcc时接收的控制信道数据Dcc来更新存储的数据(例如，删除先前的存储的数据)。
RDM控制器120可以对控制信道数据Dcc执行解速率匹配。发送器(例如，基站)可以执行速率匹配以重复添加要发送的控制信道数据，并且可以通过子帧发送速率匹配的控制信道数据。例如，速率匹配的控制信道数据可以包括比实际数据的比特数多三倍的比特。RDM控制器120可以基于数据比特的自合并(self-combining)来执行解速率匹配。可以将控制信道的解速率匹配的数据D_RDM发送到HARQ处理模块130或者第二解码器160。在一些示例实施例中，基于初始发送的控制信道数据(Dcc)的解速率匹配数据 D_RDM可以作为控制信道解码数据被发送到第二解码器160，并且被发送到 HARQ处理模块130以存储在HARQ存储器140中。基于重传的控制信道数据(Dcc)的解速率匹配数据D_RDM可以被发送到HARQ处理模块130用于HARQ合并。
HARQ处理模块130可以包括HARQ合并器131和HARQ存储器控制器132。HARQ合并器131可以对重复发送的数据执行HARQ合并以生成 HARQ数据D_HARQ。HARQ存储器控制器132可以控制HARQ数据 D_HARQ的发送，使得HARQ数据D_HARQ存储在内部HARQ存储器140 或外部存储器(通过由解码块100被集成到其中的调制解调器芯片共享的总线发送和/或接收数据的存储器)中。
HARQ合并器131可以对重传的共享信道数据Dsch和先前接收的数据 (例如，共享信道数据Dsch的先前的HARQ数据D_HARQ)执行HARQ合并，以生成与共享信道数据Dsch相对应的HARQ数据(例如，第一HARQ 数据D1)。并且，HARQ合并器131可以对重传的控制信道数据Dcc(例如，重传和解速率匹配的控制信道数据)和先前接收的数据(例如，控制信道数据Dcc的先前的HARQ数据)执行HARQ合并，以生成与控制信道数据Dcc 相对应的HARQ数据(例如，第二HARQ数据D2)。在一些示例实施例中， HARQ合并器131可以基于追赶合并方法来执行HARQ合并。
HARQ存储器控制器132可以控制在HARQ存储器140中和/或从HARQ 存储器140写入(例如，存储)和/或读取数据的操作。HARQ存储器控制器 132可以在HARQ存储器140中写入从HARQ合并器131提供的HARQ数据(例如，第一HARQ数据D1和第二HARQ数据D2)。随后，当HARQ合并器131对重传的数据(例如，重传的控制信道数据Dcc和/或重传的共享信道数据Dsch)执行HARQ合并时，HARQ存储器控制器132可以从HARQ 存储器140中读取存储的HARQ数据D_HARQ，并且可以将读取的HARQ 数据D_HARQ作为先前的HARQ数据提供给HARQ合并器131。
HARQ存储器140可以是嵌入到解码块100集成在其中的调制解调器芯片中的存储器，或者是存储器的另一区域。HARQ存储器140可以被实施为非易失性存储器，诸如静态随机存取存储器(Static Random Access Memory， SRAM)或动态随机存取存储器(DynamicRandom Access Memory，DRAM)。 HARQ存储器140可以包括共享信道存储区域ARsch和控制信道存储区域 ARcc。例如，共享信道存储区域ARsch可以是被分配用于存储共享信道数据Dsch的区域，控制信道存储区域ARcc可以是被分配用于存储控制信道数据 Dcc的区域。
HARQ存储器控制器132可以在共享信道存储区域ARsch中写入(例如，存储)共享信道数据Dsch的第一HARQ数据D1，并且可以在控制信道存储区域ARcc中写入控制信道数据Dcc的第二HARQ数据D2。并且，当HARQ 合并器131对重传的共享信道数据Dsch执行HARQ合并时，HARQ存储器控制器132可以从HARQ存储器140的共享信道存储区域ARsch中读取存储的第一HARQ数据D1，并且可以将第一HARQ数据D1作为先前的HARQ 数据提供给HARQ合并器131。当HARQ合并器131对重传的控制信道数据 Dcc执行HARQ合并时，HARQ存储器控制器132可以从HARQ存储器140 的控制信道存储区域ARcc中读取存储的第二HARQ数据D2，并且可以将第二HARQ数据D2作为先前的HARQ数据提供给HARQ合并器131。
HARQ合并器131可以将第一HARQ数据D1作为数据信道解码数据提供给第一解码器150，并且可以将第二HARQ数据D2作为控制信道解码数据提供给第二解码器160。HARQ合并器131可以通过RDM控制器120向第二解码器160发送第二HARQ数据D2。然而，一些示例实施例不限于此，并且HARQ合并器131可以将第二HARQ数据D2直接发送到第二解码器 160。在一些示例实施例中，第一HARQ数据D1可以在被提供给第一解码器 150之前由解交织器解交织。第一解码器150可以基于第一HARQ数据D1 执行共享信道解码，第二解码器160可以基于第二HARQ数据D2执行控制信道解码。在一些示例实施例中，第一解码器150和第二解码器160可以根据不同的解码技术执行解码。例如，第一解码器150可以是根据turbo算法执行解码的turbo解码器，第二解码器160可以是根据列表维特比(Viterbi)算法执行解码的维特比解码器。
可以在共享信道数据Dsch的解码(例如，基于第一HARQ数据D1的数据信道解码)之前执行控制信道数据Dcc的解码(例如，基于第二HARQ数据D2的控制信道解码)。当控制信道数据Dcc的解码成功并且接收器获得关于通信的控制信息时，可以基于控制信息执行共享信道数据Dsch的解码。因此，如在图3A的帧结构中，当在一个TTI(例如，相同的子帧)中同时接收控制信道数据Dcc和共享信道数据Dsch时，HARQ处理模块130可以对接收的控制信道数据Dcc的解速率匹配的数据D_RDM执行HARQ合并，并且然后可以对共享信道数据Dsch执行HARQ合并。根据一些示例实施例，当通过相同的子帧接收控制信道数据Dcc和共享信道数据Dsch时，在接收子帧的时段(例如，子帧的TTI)期间对控制信道数据Dcc执行HARQ合并，并且在接收子帧的时段期间对共享信道数据Dsch执行HARQ合并。根据一些示例实施例，当通过不同的子帧接收控制信道数据Dcc和共享信道数据 Dsch时(例如，如图3B的帧结构中那样)，在接收控制信道数据Dcc的第一子帧时段(例如，TTI)期间对控制信道数据Dcc执行HARQ合并，并且在接收共享信道数据Dsch的第二子帧时段(例如，TTI)期间对共享信道数据Dsch执行HARQ合并。
如上面参考图5所描述的，在根据一些示例实施例的解码块100中， HARQ处理模块130可以对重复接收的控制信道数据Dcc以及重复接收的共享信道数据Dsch执行HARQ合并，并且可以在HARQ存储器140中存储通过HARQ合并而生成的HARQ数据D_HARQ。换句话说，控制信道和共享信道(例如，数据信道)可以共享HARQ处理模块130和HARQ存储器140。因此，可以省略用于合并重复接收的控制信道数据Dcc的单独的逻辑，并且可以最小化或减少用于存储重复接收的控制信道数据Dcc的存储区域。因此，解码块100的区域可以减小，并且存储器使用效率可以增加。
图6和图7是示出根据一些示例实施例的用于接收多个控制信道的解码块的框图。图6和图7更详细地示出了图5的解码块100的实施方式的示例。图6的解码块200可以应用于各种LTE通信系统，并且图7的解码块200a可以应用于各种面向IoT的LTE通讯系统。
参考图6，解码块200可以包括控制信道输入块210、RDM控制器220、多路复用器223、HARQ处理模块230、HARQ存储器240、第一解码器250 和第二解码器260。根据一些示例实施例，本文描述为由控制信道输入块210、 RDM控制器220、多路复用器223、HARQ处理模块230、第一解码器250和 /或第二解码器260中的任何一个或全部执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和/或基站10的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由控制信道输入块210、RDM控制器220、多路复用器223、 HARQ处理模块230、第一解码器250和/或第二解码器260中的任何一个或全部执行的操作可以由电路执行。例如，电路可以包括ASIC或FPGA。
可以接收共享信道数据(在下文中被称为SCH数据)Dsch，并且可以接收CCH数据Dcch和BCH数据Dbch作为控制信道数据。控制信道输入块 210可以包括BCH输入缓冲器221、CCH输入缓冲器222和用于接收和处理 CCH数据Dcch和BCH数据Dbch的多路复用器223。CCH数据Dcch和BCH 数据Dbch可以分别存储在BCH输入缓冲器221和CCH输入缓冲器222中，以便解速率匹配。多路复用器223可以根据RDM控制器220的控制选择性地将BCH数据Dbch和CCH数据Dcch提供给RDM控制器220。
RDM控制器220可以对BCH数据Dbch或CCH数据Dcch执行解速率匹配。例如，如图3A所示，当在一个TTI(例如，一个子帧)中同时接收CCH 数据Dcch和SCH数据Dsch时，可以在SCH数据Dsch之前对CCH数据 Dcch进行解码，以供在SCH数据Dsch的解码中使用。CCH(例如，PDCCH) 可以包括下行链路控制信息(downlink control information，DCI)，并且可以在一个TTI中发送多个CCH。可以基于分别与多个资源元素组(Resource Element Group，REG)相对应的控制信道元素(Control Channel Element，CCE) 的聚合来发送CCH中的每一个，并且可以定义用于每个终端的CCH所在的 CCE集合。终端能够搜索其CCH的CCE集合可以被称为PDCCH搜索空间，并且终端可以对搜索空间中的CCH候选(例如，资源元素RE)执行盲解码。在一个TTI中执行的盲解码操作的数量可以是60或更多，并且因此，可以同时执行CCH候选的解速率匹配以便快速解码。因此，可以存储CCH数据Dcch 的解速率匹配的数据D_RDM并将其用在RDM存储器225中以便快速解码。 BCH数据Dbch或CCH数据Dcch的解速率匹配数据D_RDM可以被发送到 HARQ处理模块130或第二解码器260。在一些示例实施例中，基于初始发送数据的解速率匹配数据D_RDM可以作为控制信道解码数据被发送到第二解码器260，并且被发送到HARQ处理模块230以存储在HARQ存储器240 中。基于重传数据的解速率匹配数据D_RDM可以被发送到HARQ处理模块 230用于HARQ合并。
HARQ处理模块230可以对每个信道的重复发送的数据执行HARQ合并以生成HARQ数据D_HARQ，并且可以将HARQ数据D_HARQ存储在 HARQ存储器240中。例如，HARQ合并器231可以生成与重复发送的SCH 数据Dsch相对应的第一HARQ数据D1，生成与重复发送的CCH数据Dcch 相对应的第二HARQ数据D2，生成与重复发送的BCH数据Dbch相对应的第三HARQ数据D3。HARQ存储器控制器232可以将第一HARQ数据D1 写入分配给共享信道的第一存储区域AR1中，并且可以将第二HARQ数据 D2和第三HARQ数据D3分别写入各自分配给控制信道的第二存储区域AR2 和第三存储区域AR3。当对SCH数据Dsch、CCH数据Dcch和BCH数据 Dbch中的每一个执行HARQ合并时，HARQ存储器控制器232可以从HARQ 存储器240中读取存储的第一HARQ数据D1、第二HARQ数据D2和第三 HARQ数据中的每一个，并且可以将读取的数据作为先前的HARQ数据提供给HARQ合并器231。图6-图7的HARQ合并器231和HARQ存储器控制器232可以与图5的HARQ合并器131和HARQ存储器控制器132类似或相同。一些示例性实施例，当SCH数据Dsch和BCH数据Dcch(和/或CCH 数据Dcch)通过同一子帧被接收时，HARQ处理模块230可以对重传的BCH 数据Dbch(和/或CCH数据Dcch)执行HARQ合并，然后在子帧被接收或处理的子帧周期期间对重传的SCH数据执行HARQ合并。当SCH数据Dsch 和BCH数据Dbch(和/或CCH数据Dcch)通过不同的子帧被接收时，HARQ 处理模块230可以在接收或处理包括重传的BCH数据Dbch(和/或CCH数据Dcch)的子帧的第一子帧周期期间对重传的BCH数据Dbch(和/或CCH 数据Dcch)执行HARQ合并，然后在接收或处理包括重传的SCH数据的子帧的第二子帧周期期间，对重传SCH数据执行HARQ合并。HARQ合并器 231可以将第一HARQ数据D1作为数据信道解码数据提供给第一解码器250，并且可以将第二HARQ数据D2和第三HARQ数据D3作为控制信道解码数据提供给第二解码器260。第一解码器250可以基于第一HARQ数据D1执行SCH解码，第二解码器260可以基于第二HARQ数据D2执行CCH解码并且可以基于第三HARQ数据D3执行BCH解码。
如上面参考图3B所描述的，在面向IoT的LTE通信系统中，在一个TTI (例如，子帧)中可以仅接收BCH、CCH和SCH中的一个，并且因此，在解码CCH时，可能无法同时执行PDCCH候选的解速率匹配。因此，如图7 所示，解码块200a可以不包括单独的RDM存储器，并且可以在HARQ存储器240中存储和使用解速率匹配的数据D_RDM。
图8A和图8B是示出根据一些示例实施例的用于在解码块中存储重复发送的BCH数据的存储区域的配置和根据比较示例的解码块的配置的图(该比较示例可以表示传统方法)。图8A示出了根据比较示例的解码块中的BCH输入缓冲器221'的配置，图8B示出了根据一些示例实施例的用于在解码块中存储重复发送的BCH数据的BCH输入缓冲器221和HARQ存储器240(例如，第三存储区域(图6的AR3))中的每一个的配置。
在根据比较示例的解码块中，控制信道和数据信道可以不共享HARQ处理模块(例如，图5的130)和HARQ存储器(例如，图5的140)。参考图 8A，BCH数据可以在一个帧中发送一次，并且因此，可以在多个帧(例如，第一至第四帧FM0到FM3)期间重复发送四次。BCH输入缓冲器221'可以存储四帧的BCH数据，以便搜索BCH的时序(timing)。并且，在初始BCH 解码中，可能不知道发送器的发射天线的配置，并且因此，可以为每个发射天线配置存储BCH数据(例如，为一个发射天线配置、两个发射天线配置、和四个发射天线配置中的每一个)。因此，BCH输入缓冲器221'可以利用存储空间来存储三条(piece)集合数据(set data)DTS1、DTS2和DTS3，每个集合数据包括四帧的BCH数据。并且，在接收器支持用于控制基站之间的频率干扰的干扰控制技术(例如，增强的小区间干扰协调(enhanced Inter-CellInterference Coordination，eICIC))的情况下，可以使用与两个小区相关联的 BCH解码，并且因此，图8A的BCH输入缓冲器221'可以使用三个集合。
然而，在根据一些示例实施例的解码块中，控制信道和数据信道可以共享HARQ处理模块和HARQ存储器，并且一个帧的BCH数据可以被解速率匹配，或者可以被解速率匹配并被HARQ合并，并且可以存储在HARQ存储器中。因此，如图8B所示，BCH输入缓冲器221可以存储与一个帧相对应的BCH数据，并且每当接收到BCH数据时，可以在BCH输入缓冲器221中更新(即，存储)接收的BCH数据。然而，可以基于发送天线配置来存储三条集合数据DTS1、DTS2和DTS3。因此，BCH输入缓冲器221可以利用存储空间来存储三条集合数据DTS1、DTS2和DTS3，每条集合数据包括一个帧的BCH数据。在与BCH候选相对应的数据中，数据量可能由于解速率匹配而减少。例如，当包括480比特的一个帧的每个BCH数据是BCH候选时，基于解速率匹配，与BCH候选相对应的候选数据可能包括120比特。HARQ 存储器240可以使用存储空间来存储三条集合数据DTS1a、DTS2a和DTS3a，每个包括四个帧的候选数据，以便存储BCH数据，并且在这种情况下，接收的BCH数据可以是解速率匹配之前的480比特。
比较图8A和图8B，在根据其中控制信道和数据信道共享HARQ处理模块和HARQ存储器的一些示例实施例的解码块的结构中，用于存储BCH数据的存储空间的大小可以相对于根据比较示例的解码块的结构中的用于存储 BCH数据的存储空间的大小而减小。在根据一些示例实施例的解码块的结构中，与根据比较示例的解码块的结构相比，存储器使用效率(例如，关于BCH 输入缓冲器和HARQ存储器中的每一个的大小的效率)可以增加。
图9A和图9B是示出根据一些示例实施例的用于在解码块中存储重复发送的CCH数据的存储区域的配置和根据比较示例的解码块的配置的图(该比较示例可以与传统方法相对应)。图9A示出了根据比较示例的解码块中的 CCH输入缓冲器222'的配置，图9B示出了根据一些示例实施例的用于在解码块中存储重复发送的CCH数据的HARQ存储器240(例如，第二存储区域 (图6的AR2))和CCH输入缓冲器222中的每一个的配置。
在面向IoT的LTE通信系统中，可以在多个TTI(例如，2,048个TTI) 期间重复发送CCH。例如，可以通过第一至第2,048子帧SF0至SF2047来重复发送CCH。
根据比较示例的解码块可以使用单独的逻辑来处理重复发送的CCH，并且如图9A所示，可以使用存储空间来将重复发送2,048次的CCH数据存储在CCH输入缓冲器222'中。
然而，在根据一些示例实施例的解码块中，控制信道和数据信道可以共享HARQ处理模块和HARQ存储器，并且一个帧的CCH数据可以被解速率匹配，或者可以被解速率匹配并被HARQ合并，并且可以存储在HARQ存储器中。因此，如图9B所示，CCH输入缓冲器222可以存储与一个子帧相对应的CCH数据，并且每当接收到CCH数据时，可以在CCH输入缓冲器222 中更新(例如，存储)接收的CCH数据。因此，CCH输入缓冲器222可以使用存储空间来存储与一个子帧相对应的CCH数据。
在与CCH候选相对应的数据中，数据量可能由于解速率匹配而减少，例如，当一个子帧的CCH(例如，CCH候选)数据包括320比特时，基于解速率匹配，与CCH候选相对应的候选数据可能包括117比特。并且，可以在每当接收到每个子帧时不执行CCH解码，但是可以在接收到确定的子帧时执行 CCH解码，并且可以将用于CCH解码的某些条候选数据存储在HARQ存储器240中。因此，HARQ存储器240可以使用存储空间来存储CCH候选数据的某些部分(例如，第一至第八候选数据)。
比较图9A和图9B，在根据其中控制信道和数据信道共享HARQ处理模块和HARQ存储器的一些示例实施例的解码块的结构中，用于存储CCH数据的存储空间的大小可以相对于根据比较示例的解码块的结构中的用于存储 CCH数据的存储空间的大小而减小。在根据一些示例实施例的解码块的结构中，与根据比较示例的解码块的结构相比，存储器使用效率(例如，关于CCH 输入缓冲器和HARQ存储器中的每一个的大小的效率)可以增加。
图10是示出根据一些示例实施例的HARQ存储器控制器232的实施方式的示例的框图。
参考图10，HARQ存储器控制器232可以包括存储器接口232_2、数据信道控制器232_4和控制信道控制器232_6。数据信道控制器232_4可以控制对HARQ存储器240的访问，以便存储(例如，保存)和/或读取与数据信道相关联的HARQ数据(例如，第一HARQ数据D1)，控制信道控制器232_6 可以控制对HARQ存储器240的访问以便存储和/或读取与控制信道(例如， CCH和BCH)相关联的HARQ数据(例如，第二HARQ数据D2和第三 HARQ数据D3)。存储器接口232_2可以响应于数据信道控制器232_4和控制信道控制器232_6中的每一个的请求，分别在HARQ存储器240的存储区域(第一至第三存储区域)中写入第一至第三HARQ数据D1至D3。
数据信道控制器232_4可以基于第一HARQ数据D1的数据速率来访问 HARQ存储器240。数据信道控制器232_4可以包括数据信道队列控制器41、写入队列42和读取队列43。在将第一HARQ数据D1存储在HARQ存储器 240的第一区域AR1中和/或从第一区域AR1读取第一HARQ数据D1的过程中，第一HARQ数据D1可以在写入队列42和/或读取队列43中排队。数据信道队列控制器41可以基于存储器接口232_2的带宽和生成和/或使用第一HARQ数据D1的速度来控制第一HARQ数据D1的入队和出队。
控制信道控制器232_6可以基于第二HARQ数据D2和第三HARQ数据 D3的数据速率来访问HARQ存储器240。控制信道控制器232_6可以包括控制信道队列控制器61、写入队列62和读取队列63。在将第二HARQ数据D2 存储在HARQ存储器240的第二区域AR2中和/或从第二区域AR2读取第二 HARQ数据D2、和/或将第三HARQ数据D3存储在HARQ存储器240的第三区域AR3中和/或从第三区域AR3读取第三HARQ数据D3的过程中，第二HARQ数据D2和/或第三HARQ数据D3可以在写入队列62和/或读取队列63中排队。控制信道队列控制器61可以基于存储器接口232_2的带宽和生成和/或使用第二HARQ数据D2和/或第三HARQ数据D3的速度来控制第二HARQ数据D2和/或第三HARQ数据D3的入队和出队。根据一些示例实施例，本文描述为由存储器接口232_2、数据信道控制器232_4、控制信道控制器232_6、数据信道队列控制器41、写入队列42、读取队列43、控制信道队列控制器61、写入队列62和/或读取队列63中的任何一个或全部执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和/或基站10的存储器中(例如，HARQ 存储器140)。根据一些示例实施例，描述为由存储器接口232_2、数据信道控制器232_4、控制信道控制器232_6、数据信道队列控制器41、写入队列 42、读取队列43、控制信道队列控制器61、写入队列62和/或读取队列63中的任何一个或全部执行的操作可以由电路执行。例如，电路可以包括ASIC或 FPGA。
图11是示出根据一些示例实施例的解码块200b的框图。图11示出了图 6和图7中的每一个的解码块的修改示例。因此，省略其重复描述。
参考图11，解码块200b还可以包括HARQ存储器控制器232和HARQ 存储器240之间的压缩器270。压缩器270可以压缩HARQ数据D_HARQ并且可以将压缩的HARQ数据CD_HARQ提供给HARQ存储器240。压缩的 HARQ数据CD_HARQ可以写入HARQ存储器240中。在一些示例实施例中，压缩器270可以在数据的不失真的情况下量化HARQ数据D_HARQ。压缩器270可以解压缩从HARQ存储器240中读取的压缩的HARQ数据 CD_HARQ，并且可以将解压缩的HARQ数据D_HARQ提供给HARQ存储器控制器232。根据一些示例实施例，本文描述为由压缩器270执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和/或基站10的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由压缩器270执行的操作可以由电路执行。例如，电路可以包括ASIC或FPGA。
如上所描述，根据一些示例实施例，HARQ数据D_HARQ可以被压缩并存储在HARQ存储器240中，从而提高存储器使用效率。
图12是示出根据一些示例实施例的信道解码方法的流程图。根据一些示例实施例，图12的信道解码方法可以由解码块(例如，解码块25)执行。
参考图12，在操作S110中，可以接收重传的控制信道数据(例如，BCH 数据和/或CCH数据)。解码块可以在由检测/解调块(例如，图4的检测/解调块24)解调之后接收重传的控制信道数据。
在操作S120中，可以对控制信道数据执行解速率匹配。可以根据自合并处理来合并控制信道数据的数据比特，并且因此，可以执行解速率匹配。当最初接收到控制信道数据时，相应的解速率匹配的数据(例如，先前的HARQ 数据)可以预先存储在HARQ存储器中。当重传的控制信道数据时，可以基于下面描述的过程对解速率匹配的数据执行HARQ合并。
在操作S130中，可以从HARQ存储器中读取先前的HARQ数据。先前的HARQ数据可以是基于先前接收的控制信道数据生成的并且可以存储在 HARQ存储器中的HARQ数据。例如，HARQ存储器控制器(例如，图5的 HARQ存储器控制器132)可以读取存储在HARQ存储器(例如，图5的 HARQ存储器240)中的HARQ数据，并且可以将读取的HARQ数据作为先前的HARQ数据提供给HARQ合并器(例如，图5的HARQ合并器131)。
在操作S140中，可以合并重传的控制信道数据和先前的HARQ数据。 HARQ合并器131可以对先前的HARQ数据和重传的控制信道数据(例如，控制信道数据的解速率匹配的数据)执行HARQ合并。
在操作S150中，基于HARQ合并生成的HARQ数据可以存储在HARQ 存储器中。HARQ数据可以存储在HARQ存储器中，以便在解码随后接收的控制信道数据时用于HARQ合并。
此外，在操作S160中，可以基于HARQ数据执行控制信道解码。例如，维特比解码器可以基于HARQ数据执行控制信道解码。HARQ数据可以包括比先前接收的控制信道数据中接收的信息更多的信息，从而增加解码控制信道数据的解码成功概率。
如上参考图12所描述的，在根据一些示例实施例的控制信道解码方法中，重复发送的控制信道数据可以被解速率匹配，并且然后可以基于HARQ合并过程与先前的数据(例如，先前的HARQ数据)合并。可以对合并的数据(例如，HARQ数据)执行控制信道解码，并且可以将重复发送的控制信道数据 (例如，HARQ数据)存储在HARQ存储器中。
图13是示出根据一些示例实施例的HARQ处理模块的框图。在图13中，示出了HARQ数据存储在外部存储器中的示例。图13的HARQ处理模块 230a可以应用于图6、图7和图11中的每一个的HARQ处理模块230。
参考图13，HARQ处理模块230a可以包括HARQ合并器231a、HARQ 存储器控制器232a、HARQ控制器233a和HARQ移动器(mover)234a。根据一些示例实施例，本文描述为由HARQ处理模块230a、HARQ合并器231a、 HARQ存储器控制器232a和/或HARQ移动器234a中的任何一个或全部执行的操作可以由运行程序代码的至少一个处理器(例如，HARQ控制器233a) 执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和/或基站10的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由HARQ处理模块230a、HARQ合并器231a、HARQ存储器控制器232a、 HARQ控制器233a和/或HARQ移动器234a中的任何一个或全部执行的操作可以由电路执行。例如，电路可以包括ASIC或FPGA。
HARQ合并器231a和HARQ存储器控制器232a的操作可以分别包括如上参考图6所描述的HARQ合并器231和HARQ存储器控制器232的操作。如上所描述，HARQ合并器231a可以对重复发送的共享信道数据(例如， SCH数据Dsch)和控制信道数据(例如，BCH数据Dbch和/或CCH数据 Dcch)的解速率匹配的数据D_RDM执行HARQ合并，以生成HARQ数据 D_HARQ(例如，第一至第三HARQ数据D1至D3)。HARQ存储器控制器 232a可以将HARQ数据D_HARQ保存(例如，存储)在HARQ存储器240 中和/或可以从HARQ存储器240中读取存储的HARQ数据D_HARQ。
HARQ控制器233a可以控制HARQ处理模块230a的其他元件(例如， HARQ合并器231a、HARQ存储器控制器232a和/或HARQ移动器234a)的总体操作。例如，HARQ控制器233a可以控制HARQ合并器231a的HARQ 合并操作，并且控制在外部存储器30中和/或从外部存储器30保存和/或提取 HARQ数据D_HARQ的操作。
外部存储器30可以表示通过由HARQ处理模块230a被集成到其中的调制解调器芯片共享的总线发送和/或接收数据的存储器。外部存储器30可以是DRAM。然而，根据一些示例实施例，外部存储器30可以包括易失性存储器和/或非易失性存储器中的至少一个。非易失性存储器的示例可以包括只读存储器(Read Only Memory，ROM)、可编程只读存储器(Programmable Read Only Memory，PROM)、可擦除可编程只读存储器(ErasableProgrammable Read Only Memory，EPROM)、电可擦除可编程只读存储器(ElectricallyErasable Programmable Read Only Memory，EEPROM)、闪存、相变随机存取存储器(Magnetoresistive Random Access Memory，PRAM)、磁阻随机存取存储器(ResistiveRandom Access Memory，MRAM)、电阻随机存取存储器 (Ferroelectric Random AccessMemory，RRAM)、铁电随机存取存储器 (Ferroelectric Random Access Memory，FRAM)等。易失性存储器的示例可包括诸如静态随机存取存储器(SRAM)、同步DRAM(SynchronousDRAM， SDRAM)、相变随机存取存储器(Phase-Change Random Access Memory， PRAM)、磁阻随机存取存储器(Magnetoresistive Random Access Memory， MRAM)、电阻随机存取存储器(Resistive Random Access Memory，ReRAM) 和/或铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM) 的各种存储器。
在一些示例实施例中，HARQ控制器233a可以在信道解码之后接收CRC 结果，并且可以基于CRC结果控制将HARQ数据D_HARQ保存到HARQ存储器240的操作。并且，HARQ控制器233a可以从HARQ合并器231a接收超时信息Info_TO，并且可以基于超时信息Info_TO来控制将HARQ数据 D_HARQ保存到HARQ存储器240和/或从HARQ存储器240提取HARQ数据D_HARQ的操作。在图13中，示出了HARQ控制器233a从HARQ合并器231a接收超时信息Info_TO的示例，但是一些示例实施例不限于此。在一些示例实施例中，可以从HARQ存储器控制器232a和/或HARQ移动器234a 中提供超时信息Info_TO。
HARQ移动器234a可以通过在总线上执行的接口操作而将HARQ数据 D_HARQ保存在外部存储器30中，和/或可以从外部存储器30提取HARQ 数据D_HARQ。HARQ移动器234a可以根据HARQ控制器233a的控制保存和/或提取HARQ数据D_HARQ。并且，HARQ移动器234a可以向HARQ控制器233a提供表示保存和/或提取HARQ数据D_HARQ的操作的开始和/或结束的信息。
HARQ存储器240可以临时存储HARQ数据D_HARQ，直到HARQ数据D_HARQ被保存在外部存储器30中；和/或可以临时存储所提取的HARQ 数据D_HARQ，直到HARQ合并完成。HARQ存储器控制器232a可以控制 HARQ存储器240和外部存储器30之间的HARQ数据D_HARQ的传送。例如，HARQ存储器控制器232a可以向HARQ存储器240提供从外部存储器 30提取的HARQ数据D_HARQ。并且，HARQ数据D_HARQ可以根据HARQ 存储器控制器232a基于CRC结果的控制从HARQ存储器240移动到外部存储器30。
HARQ控制器233a可以控制HARQ移动器234a和HARQ存储器控制器232a将HARQ数据D_HARQ保存在外部存储器30中和/或从外部存储器 30提取HARQ数据D_HARQ。HARQ存储器控制器232a可以基于从HARQ 存储器控制器232a和/或HARQ移动器234a提供的超时信息Info_TO来确定 HARQ数据D_HARQ是否被正常保存在外部存储器30中，和/或是否从外部存储器30中正常提取。当HARQ数据D_HARQ未从外部存储器30中正常提取(即，HARQ数据D_HARQ没有在预定时间内从外部存储器30中提取) 时，没有HARQ数据要与重传的数据合并(即，HARQ合并)，HARQ控制器233a可以控制HARQ合并器310以将重传的数据处理为最初发送的数据，使得跳过对重传数据的HARQ合并。并且，当HARQ数据D_HARQ未被正常保存在外部存储器30中时，HARQ控制器233a可以控制HARQ合并器 310将重传的数据处理为最初发送的数据。
图14是示出图13的HARQ存储器控制器232a的实施方式的示例的框图。图14示出了用于在HARQ存储器240和外部存储器30之间传送HARQ 数据D_HARQ的HARQ存储器控制器232a的配置。
参考图14，HARQ存储器控制器232a可以包括存储器接口232a_2和外部HARQ控制器232a_8。并且，尽管未显示，但是HARQ存储器控制器232a 可以包括图10的HARQ存储器控制器232的元件(例如，数据信道控制器 (例如，图10的数据信道控制器232_4)和控制信道控制器(例如，图10的控制信道控制器232_6))。
外部HARQ控制器232a_8可以控制HARQ存储器240的访问，以便将临时存储在HARQ存储器240中的HARQ数据D_HARQ(例如，CCH数据的第一HARQ数据、SCH数据的第二HARQ数据和/或BCH数据的第三 HARQ数据)存储在在外部存储器30中，和/或将从外部存储器30中提取的 HARQ数据D_HARQ保存在HARQ存储器240中。
外部HARQ控制器232a_8可以包括外部HARQ队列控制器81、写入队列82和读取队列83。外部HARQ队列控制器81可以控制HARQ数据 D_HARQ的入队和出队，使得HARQ数据D_HARQ基于HARQ存储器240 的带宽、使得HARQ移动器234a能够访问外部存储器30的时间和/或外部存储器30的带宽来被正常保存在外部存储器30中和/或从外部存储器30中正常提取。使用HARQ移动器234a来将HARQ数据D_HARQ保存在外部存储器30中和/或从外部存储器30中提取HARQ数据D_HARQ。根据一些示例实施例，本文描述为由存储器接口232a_2、外部HARQ控制器232a_8、外部HARQ队列控制器81、写入队列82和/或读取队列83中的任何一个或全部执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20和/或基站10的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由存储器接口232a_2、外部HARQ控制器232a_8、外部HARQ队列控制器81、写入队列82和/或读取队列83中的任何一个或全部执行的操作可以由电路执行。例如，电路可以包括ASIC或FPGA。
如上面参考图13和图14的HARQ处理模块230a所描述的，根据一些示例实施例(例如，如图13所示)，HARQ数据D_HARQ可以被保存(例如，存储)在外部存储器30中。当执行解码时，可以通过HARQ存储器控制器232a将用于解码的HARQ数据D_HARQ的一个或多个部分提取到HARQ 存储器240。因此，可以减小HARQ存储器240的大小和HARQ存储器240 嵌入到其中的调制解调器芯片的大小。
例如，在接收器支持eICIC的情况下，多个小区中的每个小区的BCH数据(BCH候选数据)(例如，多个小区中的每个小区的第三HARQ数据)可以被保存在外部存储器30中。BCH解码可以由小区执行，并且因此，多个小区的第三HARQ数据的部分可以通过HARQ存储器控制器232a从外部存储器30提取到HARQ存储器240，并且可以例如被顺序地解码。因此，HARQ存储器240可以使用存储空间来存储与一个小区相对应的BCH候选数据，以便存储BCH数据，从而减小HARQ存储器240的大小。因此，存储器使用效率可以增加。
图15是示出根据一些示例实施例的使用外部存储器的信道解码方法的流程图。图15的信道解码方法表示在HARQ数据存储在外部存储器(例如，外部存储器30)中的情况下的解码处理。
参考图15，在操作S210中，可以接收重传的信道数据(例如，SCH数据、CCH数据和/或BCH数据)。解码块可以从检测/解调块(例如，图4的检测/解调块24)接收重传的信道数据作为解调的信道数据。接收的重传的信道数据可以被解速率匹配。
在操作S220中，可以从外部存储器提取先前的HARQ数据。例如，当接收到BCH数据时，可以从外部存储器提取BCH数据的先前的HARQ数据。
在操作S230中，可以合并重传的信道数据和先前的HARQ数据。HARQ 合并器(例如，图5的HARQ合并器131)可以对重传的信道数据(例如，重传的信道数据的解速率匹配的数据)和先前的HARQ数据执行HARQ合并。
在操作S240中，基于HARQ合并生成的HARQ数据可以存储在HARQ 存储器中，并且在操作S250中，可以基于HARQ数据执行信道解码。
在操作S260中，可以执行信道解码是否成功的确定。例如，可以基于 CRC结果确定信道解码是否成功。在操作S280中，当信道解码失败时，HARQ 数据可以存储在外部存储器中，使得HARQ数据可以用于对随后接收的信道数据执行的解码中的HARQ合并。换句话说，临时存储在HARQ存储器中的 HARQ数据可以存储在(例如，被传送到)外部存储器中。当信道解码成功时，可以在操作S270中释放对外部存储器的占用(例如，可以释放存储在外部存储器中的HARQ数据)。
在面向IoT的LTE通信中，在发送CCH数据的多个TTI的一些中可以仅执行HARQ合并而不解码CCH数据。因此，关于操作S260和S270，当接收到CCH数据时，无论解码是否成功，CCH的HARQ数据都可以存储在外部存储器中。
图16是示出根据一些示例实施例的通信设备300的框图。
通信设备300可以与用于执行通信的各种终端相对应，例如，通信设备 300可以包括移动或固定用户终端，诸如UE、MS和高级移动站(Advanced Mobile Station，AMS)。通信设备300可以是用于执行基于3GPP LTE的通信的设备。在一些示例实施例中，通信设备300可以是IoT设备和/或可以是用于执行基于诸如面向IoT的eMTC或NB-IoT的标准的无线通信的设备。
通信设备300可以包括处理基带信号的调制解调器310、调制解调器310 外部的外部存储器320、和至少一个外围设备330。调制解调器310可以与被实施为单独的半导体芯片并且被配备在通信设备300中的调制解调器芯片相对应。通信设备300还可以包括RF芯片，并且该RF芯片可以连接到天线以处理高频信号。例如，RF芯片可以将通过天线接收的高频信号转换为低频信号，并且可以将低频信号发送到调制解调器310。并且，RF芯片可以从调制解调器310接收低频信号，将低频信号转换为高频信号，以及通过天线将高频信号发送到外部(例如，通信设备300外部)。根据一些示例实施例，本文描述为由调制解调器310执行的操作可以由运行程序代码的至少一个处理器执行，该程序代码包括与操作相对应的指令。指令可以存储在终端20的存储器中(例如，HARQ存储器140)。根据一些示例实施例，描述为由调制解调器310执行的操作可以由电路执行。例如，电路可以包括ASIC或FPGA。
根据一些示例实施例，可以提供包括由调制解调器310执行的功能的应用处理器，并且调制解调器310可以是被包括在应用处理器中的元件。在这种情况下，上面描述的调制解调器芯片可以被称为应用处理器。
此外，根据一些示例实施例，图16中所示的外部存储器320可以是调制解调器310和外围设备330通过公共总线访问的存储器。例如，外部存储器 320可以被实施为SRAM、DRAM、SDRAM、双倍数据速率(Double Date Rate， DDR)SDRAM等。并且，外围设备330可以是被包括在通信设备300中并访问外部存储器320的设备，例如，外围设备330可以是诸如例如互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)图像传感器和/或用于处理数据的CPU的各种类型的设备。并且，当通信设备300包括应用处理器并且调制解调器310被实施为与应用处理器分离的半导体芯片时，外围设备330可以与应用处理器相对应。在一些示例实施例中，通信设备300 还可以包括诸如包括传感器、输入/输出设备、电源和/或存储设备(例如，硬盘驱动器(Hard Disk Drive，HDD)、固态盘(Solid StateDisk，SSD)、嵌入式多媒体卡(embedded Multimedia Card，eMMC)、通用闪存(UniversalFlash Storage，UFS)等)的非易失性设备的外围设备。
调制解调器310可以包括HARQ处理模块130和HARQ存储器140。根据上面描述的示例实施例中的一些的HARQ处理模块130和HARQ存储器 140可以应用于调制解调器310。HARQ处理模块130可以对数据信道(例如，SCH)的重复发送的数据和控制信道(例如，BCH和/或CCH)的重复发送的数据执行HARQ合并。合并的数据(例如，HARQ数据)可以存储在 HARQ存储器140中。可替代地，HARQ数据可以被临时存储在HARQ存储器140中，并且然后可以存储在外部存储器320中。
在根据一些示例实施例的通信设备300中，数据信道和控制信道可以共享HARQ处理模块130和HARQ存储器140。因此，处理数据信道和控制信道的电路的区域可以减小，并且存储器使用效率可以增加。并且，HARQ数据可以存储在外部存储器320中，并且因此，HARQ存储器140的大小可以减小并且存储器使用效率可以增加。
上面描述的方法的各种操作可以由能够执行操作的任何合适的装置执行，诸如以某种形式的硬件(例如，处理器、ASIC等)实施的各种硬件和/或软件。
该软件可以包括用于实施逻辑功能的可运行指令的有序列表，并且能够体现在任何“处理器可读介质”中以供诸如单核或多核处理器或包含处理器的系统的指令运行系统、装置或设备使用或与其结合使用。
结合本文公开的示例实施例描述的方法或算法和功能的框或操作可直接体现在硬件、由处理器运行的软件模块或两者的组合中。如果以软件实施，则可将功能作为一个或多个指令或代码存储在有形的非暂时性计算机可读介质上或通过其发送。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM (EEPROM)、寄存器、硬盘、可移动磁盘、CD ROM、或本领域已知的任何其他形式的存储介质。
虽然已经参考本发明构思的一些示例实施例具体显示和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种用于支持基于混合自动重传请求HARQ而重复发送的数据的合并的调制解调器芯片，所述调制解调器芯片包括：
HARQ合并器，被配置为通过将重传的数据和先前的HARQ数据合并来执行HARQ合并，所述重传的数据包括经由控制信道接收的重传的控制信道数据和经由数据信道接收的重传的数据信道数据，所述先前的HARQ数据与经由控制信道和数据信道接收的数据相对应，所述HARQ合并生成更新的HARQ数据；
存储器，被配置为存储先前的HARQ数据和更新的HARQ数据；和
存储器控制器，被配置为控制先前的HARQ数据和更新的HARQ数据在HARQ合并器和存储器之间的发送。
2.如权利要求1所述的调制解调器芯片，其中，所述控制信道包括广播信道或下行链路控制信道中的至少一个。
3.如权利要求1所述的调制解调器芯片，其中，
所述重传的控制信道数据和所述重传的数据信道数据通过不同的子帧接收，并且
所述HARQ合并的执行包括，
在接收所述重传的控制信道数据的第一子帧时段期间对所述重传的控制信道数据执行HARQ合并，以及
在接收所述重传的数据信道数据的第二子帧时段期间对所述重传的数据信道数据执行HARQ合并。
4.如权利要求1所述的调制解调器芯片，其中，
所述重传的控制信道数据和所述重传的数据信道数据通过相同的子帧接收，并且
所述HARQ合并的执行包括，
在接收子帧的时段期间对所述重传的控制信道数据执行HARQ合并，以及
在接收子帧的时段期间对所述重传的数据信道数据执行HARQ合并。
5.如权利要求1所述的调制解调器芯片，还包括：
输入缓冲器，被配置为接收和存储所述重传的控制信道数据，以及
解速率匹配控制器，被配置为在HARQ合并的执行之前对所述重传的控制信道数据执行解速率匹配。
6.如权利要求5所述的调制解调器芯片，其中，所述输入缓冲器被配置为存储通过一个子帧接收的重传的控制信道数据，并删除先前存储的另一个子帧的控制信道数据。
7.如权利要求1所述的调制解调器芯片，还包括：
第一解码器，被配置为使用第一解码技术解码与所述数据信道相关联的第一HARQ数据，以及
第二解码器，被配置为使用不同于所述第一解码技术的第二解码技术来解码与所述控制信道相关联的第二HARQ数据。
8.如权利要求1所述的调制解调器芯片，其中，
所述先前的HARQ数据包括与数据信道相关联的第三HARQ数据和与控制信道相关联的第四HARQ数据，并且
其中，所述存储器控制器还包括：
控制信道控制器，被配置为控制对所述存储器的访问，以便存储和读取所述第三HARQ数据；和
数据信道控制器，被配置为控制对所述存储器的访问，以便存储和读取所述第四HARQ数据。
9.如权利要求1所述的调制解调器芯片，还包括压缩电路，所述压缩电路被配置为压缩要存储在存储器中的先前HARQ数据，并且
在执行HARQ合并之前解压缩先前的HARQ数据。
10.如权利要求1所述的调制解调器芯片，还包括：
HARQ控制器，被配置为使所述更新的HARQ数据存储在外部存储器中，并且使所述更新的HARQ数据从外部存储器中被检索。
11.如权利要求10所述的调制解调器芯片，其中，所述HARQ控制器被配置为基于与解码所述更新的HARQ数据的尝试相对应的错误检测结果，使所述更新的HARQ数据被选择性地存储在所述存储器或所述外部存储器中。
12.如权利要求1所述的调制解调器芯片，其中，所述重传的控制信道数据根据所述调制解调器芯片基于其执行无线通信的通信协议通过多个子帧重复发送。
13.一种调制解调器芯片，包括：
混合自动重传请求HARQ合并器，被配置为执行HARQ合并以生成HARQ数据，所述HARQ合并基于，通过第一多个子帧重复接收的控制信道数据，和通过与所述第一多个子帧不同的第二多个子帧重复接收的数据信道数据；以及
HARQ移动器，被配置为通过总线接口将HARQ数据存储在外部存储器中，或者从外部存储器获取HARQ数据。
14.如权利要求13所述的调制解调器芯片，其中，
所述HARQ数据包括第一HARQ数据、第二HARQ数据和第三HARQ数据，所述第一HARQ数据与数据信道数据的共享信道数据相对应，所述第二HARQ数据与控制信道数据的下行控制信道数据相对应，以及所述第三HARQ数据与控制信道数据的广播信道数据相对应，并且
所述HARQ合并器被配置为使所述第二HARQ数据存储在外部存储器中，并且基于循环冗余校验CRC结果，使所述第一HARQ数据和所述第三HARQ数据被选择性地存储在外部存储器中。
15.如权利要求14所述的调制解调器芯片，还包括：
内部存储器，被配置为临时存储所述第一HARQ数据、第二HARQ数据和第三HARQ数据；和
内部存储器控制器，被配置为控制HARQ合并器、内部存储器和HARQ移动器之间的HARQ数据传输。
16.一种接收器包括：
混合自动重传请求HARQ合并器，被配置为合并接收的第一数据和先前接收的第二数据以生成第一HARQ数据，所述第一数据和所述第二数据与共享信道相关联，并且合并接收的第三数据和先前接收的第四数据以生成第二HARQ数据，所述第三数据和所述第四数据与下行链路控制信道相关联，
存储器，包括多个存储区域；和
HARQ控制器，被配置为将所述第一HARQ数据存储在所述存储器的第一存储区域中，并且
将所述第二HARQ数据存储在所述存储器的第二存储区域中。
17.如权利要求16所述的接收器，其中，所述HARQ合并器还被配置为合并接收的第五数据和先前接收的第六数据以生成第三HARQ数据，所述第五数据和所述第六数据与广播信道相关联，并且
其中，所述HARQ控制器还被配置为将所述第三HARQ数据存储在所述存储器的第三存储区域中。
18.如权利要求17所述的接收器，还包括：
第一解码器，被配置为使用第一解码技术解码所述第一HARQ数据，以及
第二解码器，被配置为使用第二解码技术解码所述第二HARQ数据或所述第三HARQ数据。
19.如权利要求18所述的接收器，其中，所述第一解码技术与所述第二解码技术不同。
20.如权利要求16所述的接收器，其中，所述接收器配备在物联网IoT设备中。
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