CN110010474A - 一种铁电畴调控的MoTe2面内PN结及制备方法 - Google Patents

一种铁电畴调控的MoTe2面内PN结及制备方法 Download PDF

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Abstract

本发明公开了一种铁电畴调控的MoTe2面内PN结及制备方法。器件结构自下而上依次为是衬底、双极性二维半导体MoTe2,金属电极、铁电薄膜层。器件制备步骤是在衬底上利用机械剥离法制备双极性过渡金属化合物二维半导体MoTe2,运用紫外光刻或电子束光刻的方法结合热蒸发、剥离工艺制备金属电极,然后在该结构上用旋涂法制备铁电薄膜,随后利用压电力显微技术对正对二维半导体沟道的铁电薄膜写入正‑反向畴结构,利用铁电电畴调控双极型二维半导体MoTe2两侧,分别呈现电子和空穴导电,形成面内PN结。该类PN结具有典型整流特征,且制备方便,对二维材料以及栅结构制备无特殊要求,PN结稳定性好等特点。

Description

一种铁电畴调控的MoTe2面内PN结及制备方法
技术领域
本发明涉及一种二维半导体面内PN结及制备方法,具体指一种铁电畴调控的MoTe2面内PN结及制备方法。
背景技术
过去十几年中,二维材料由于其独特性能在各个领域受到广泛关注和研究。以石墨烯、黑磷以及二硫化钼为代表的二维材料在生物、医学、化学以及物理等不同领域都有重大突破。
由于二维材料种类丰富,能带结构多样,且表面不存在悬挂键,因此可不受限于晶格匹配的限制而形成各种不同的异质结。PN结作为一种重要的异质结是现代电子和光电器件的基础元件,并广泛应用于二极管,双极型晶体管,发光二极管,太阳能电池,光电探测器等等。传统PN结结区通常通过化学掺杂的方式形成,而很多二维材料本身具有双极性,例如WSe2,MoTe2,黑磷等,因此可以通过静电掺杂在同一块二维材料内形成PN结,即通过栅电极施加不同电压使一块二维材料内的载流子是电子或者空穴,从而形成面内PN结。两个距离很近的栅电极分别施加不同电压,加负电压一侧使WSe2的费米能级向价带顶移动,从而实现空穴注入,另一侧加正电压使费米能级向导带底移动,实现电子注入,这样就在同一块二维材料中实现了PN结。二极管有良好的整流特性,理想因子和整流因数分别是1.9和105,对可见光有明显的光响应,响应率达到210mA/W[Nature nanotechnology,2014,9(4):262]。另外,这个器件具有光伏特性和电致发光特性,可用于光伏太阳能电池和发光二极管,其光电转化效率和发光效率分别达到0.5%和0.1%[Nature nanotechnology,2014,9(4):257]。
虽有上述优点,但此器件要求栅电极在空间上间隔很小(约三百纳米),对工艺要求极高,且工作时需不断施加两个栅极电压,极大增加了能耗。为了规避这些不足,我们提出用铁电材料剩余极化调控同一块二维材料内的载流子类型从而形成PN结的方法。铁电材料是具有极化特性的一类电介质材料,施加外加电压使铁电材料极化,撤去外加电压后,其内部电偶极子整齐排列,可以产生巨大的内建电场。因此将铁电材料与二维材料相结合,利用铁电材料的剩余极化产生的强局域电场来调控二维材料的内部特性。通过压电力显微镜(PFM)针尖给有机铁电聚合物聚偏氟乙烯(P(VDF-TrFE))施加一个大于其矫顽场的扫描电压,并且两端的电压方向相反,保证二维材料上方的P(VDF-TrFE)完全极化且铁电畴方向恰好相反。在铁电材料剩余极化场的作用下,双极性二维材料的两边分别是空穴和电子注入,形成PN结。
本发明利用铁电材料极化所产生的强局域场来调控二维材料的内部载流子形成PN结,呈现明显的整流特性,且无需施加外加栅压,加速了二维材料在电子器件领域走向应用的步伐。
发明内容
本发明提出了一种铁电畴调控的MoTe2面内PN结及制备方法,拓宽了二维材料在电子器件方面的应用。
上述发明利用铁电材料调控二维材料形成面内PN结。该结构利用铁电极化形成的局域电场,使双极性二维材料的一边电子导电,一边空穴导电,形成面内PN结。
本发明指一种铁电畴调控的MoTe2面内PN结及制备方法,其特征在于,器件结构自下而上依次为:
-衬底1,
-二维半导体2、
-金属电极3、
-铁电功能层4
其中衬底1为具有二氧化硅层的硅衬底;
其中二维半导体2为双极性过渡金属化合物MoTe2,厚度10-15纳米;
其中金属电极3为铬/金电极,铬厚度为10纳米,金厚度为20纳米;
其中铁电功能层4为聚偏氟乙烯基铁电聚合物薄膜;
本发明指一种铁电畴调控的MoTe2面内PN结及制备方法,其特征在于器件制备包括以下步骤:
1)衬底准备
衬底为硅衬底。
2)双极性过渡金属化合物二维半导体制备及转移
采用机械剥离法将双极性过渡金属化合物二维半导体MoTe2转移至衬底。
3)电极制备
采用紫外光刻或者电子束曝光技术,结合热蒸发及lift-off工艺制备金属电极3。电极为铬/金,厚度分别为10/20纳米。
4)聚偏氟乙烯基铁电功能层的制备
在制备好的器件上运用旋涂方法制备聚偏氟乙烯基铁电功能层,并在135℃温度下退火2小时保证功能层的结晶特性。
5)利用压电力显微镜极化铁电功能层
压电力显微镜(PFM)即是在原子力显微镜(AFM)基础上利用导电探针检测样品在外加激励电压下电致形变量的显微镜,PFM的探针以接触模式对样品进行扫描,信号发生器所产生电压施加于PFM探针与样品电极之间,利用PFM微悬臂背面所反射的激光束来监测电致形变量。此发明正是利用PFM针尖施加在样品上的电压来极化P(VDF-TrFE)。经摸索后发现,扫描电压和扫描频率分别控制为±25V,1Hz较合适。扫描过程中,材料左侧P(VDF-TrFE)施加-25V扫描电压,右侧施加+25V扫描电压,使两边的极化方向分别远离和指向二维材料,进而利用铁电场调控二维材料形成面内PN结。
本发明专利的优点在于:利用极化方向相反的铁电材料所产生的强局域场调控二维材料内部载流子形成PN结。不同于传统背栅场管器件需外加栅压来调节二维材料费米能级从而形成电子或者空穴注入,本发明通过PFM针尖极化铁电材料,使其两端的极化一边向上,一边向下,利用铁电材料剩余极化形成的强局域场在同一块二维材料上实现面内PN结,铁电材料的剩余极化能稳定保持,工作时无需加外加栅压,降低能耗。且铁电畴的空间宽度在10纳米以内,摆脱了栅电极的空间尺寸限制。另外,二维半导体PN结的实现往往需要两种材料叠加在一起,这个过程伴随着转移,去胶等繁琐的工艺过程,可能导致器件的性能退化,而利用铁电材料可在同一块二维材料上实现面内PN结。
附图说明
图1为铁电畴调控的MoTe2面内PN结的工作状态示意图。图中:1绝缘衬底、2二维半导体、3金属电极、4铁电功能层、5在铁电薄膜层表面扫面施加电压的AFM针尖。
图2为铁电畴调控的MoTe2面内PN结能带结构示意图。图中:Ef为费米能级,Ec为导带底,Ev是价带顶,qVbi为内建电势差。
图3为实施例1中铁电畴调控的MoTe2面内PN结电流-电压关系。
图4为实施例2中铁电畴调控的MoTe2面内PN结电流-电压关系。
图5为实施例3中铁电畴调控的MoTe2面内PN结电流-电压关系。
具体实施方式
下面结合附图对本发明的具体实施方式作详细说明:
本发明研制了一种铁电畴调控的MoTe2面内PN结。通过两侧极化方向相反的P(VDF-TrFE)铁电聚合物材料,使双极性二维半导体材料一边空穴导电,一边电子导电,形成面内PN。
具体步骤如下:
1.衬底选择
衬底为硅/二氧化硅衬底。
2.二维半导体转移制备
用胶带将双极性过渡金属化合物MoTe2晶体机械剥离,然后将其转移至衬底上,MoTe2厚度为10-15纳米。
3.电极制备
利用电子束光刻的方法制备电极图形;利用热蒸发技术制备金属电极,铬10纳米,金20纳米;结合lift-off方法,剥离金属膜,获得金属电极,沟道宽度为5微米。
4.铁电功能层制备
运用旋涂法制备P(VDF-TrFE)铁电功能层,并在135℃温度下退火2小时保证其结晶特性。
5.利用压电力显微镜极化铁电功能层
压电力显微镜(PFM)即是在原子力显微镜(AFM)基础上利用导电探针检测样品在外加激励电压下电致形变量的显微镜,PFM的探针以接触模式对样品进行扫描,信号发生器所产生电压施加于PFM探针与样品电极之间,利用PFM微悬臂背面所反射的激光束来监测铁电材料电致形变量。利用PFM针尖施加在样品上的电压来极化P(VDF-TrFE),扫描电压和扫描频率分别控制为±25V,1Hz较合适。扫描过程中,材料左侧P(VDF-TrFE)施加-25V扫描电压,右侧施加+25V扫描电压,使两边的极化方向分别远离和指向二维材料,进而利用铁电场调控二维材料形成面内PN结。极化后的铁电薄膜层可以有效调控二维材料,P(VDF-TrFE)极化向上时,二维材料MoTe2内被注入空穴,费米能级接近价带;极化向下时,注入电子,费米能级靠近导带。这样在铁电畴壁的位置MoTe2形成面内PN结,其能带结构如图2所。
实施例1:
本实施例中提供一种铁电畴调控的MoTe2面内PN结,所述器件的结构截面如图1所示。
所述探测器自下而上依次为衬底1,二维半导体2、金属电极3、铁电功能层4。
实施例1中衬底1为硅/二氧化硅衬底,二氧化硅厚度为285纳米;二维半导体2为二维材料MoTe2,其厚度为10纳米;金属电极3为铬/金电极,铬10纳米,金20纳米;铁电功能层4为铁电聚合物P(VDF-TrFE),其厚度为50纳米。
图3为铁电畴调控后的电流-电压关系,可以观察到明显的整流特性,电流开关比可以超过40。
实施例2:
本实施例中提供一种铁电畴调控的MoTe2面内PN结,所述器件的结构截面如图1所示。
所述探测器自下而上依次为衬底1,二维半导体2、金属电极3、铁电功能层4。
实施例2中衬底1为硅/二氧化硅衬底,二氧化硅厚度为285纳米;二维半导体2为二维材料MoTe2,其厚度为12纳米;金属电极3为铬/金电极,铬10纳米,金20纳米;铁电功能层4为铁电聚合物P(VDF-TrFE),其厚度为50纳米。
图4为铁电畴调控后的电流-电压关系,可以观察到明显的整流特性,电流开关比可以超过50。
实施例3:
本实施例中提供一种铁电畴调控的MoTe2面内PN结,所述器件的结构截面如图1所示。
所述探测器自下而上依次为衬底1,二维半导体2、金属电极3、铁电功能层4。
实施例3中衬底1为硅/二氧化硅衬底,二氧化硅厚度为285纳米;二维半导体2为二维材料MoTe2,其厚度为15纳米;金属电极3为铬/金电极,铬10纳米,金20纳米;铁电功能层4为铁电聚合物P(VDF-TrFE),其厚度为50纳米。
图5为铁电畴调控后的电流-电压关系,可以观察到明显的整流特性,电流开关比可以超过100。
本发明指一种铁电畴调控的MoTe2面内PN结及制备方法,该结构器件具有制备简易,电流开关比大,不受栅电极物理尺寸限制,阈值电压小,稳定性好等特点,加速了二维半导体材料在电子器件领域的应用。

Claims (2)

1.一种铁电畴调控的MoTe2面内PN结,包括绝缘衬底(1),二维半导体(2)、金属电极(3)、铁电功能层(4),其特征在于:
所述的PN结结构为:自下而上依次为绝缘衬底(1),二维半导体(2)、金属电极(3)、铁电功能层(4),其中:
所述的衬底(1)为具有二氧化硅层的硅衬底;
所述的二维半导体(2)为双极性过渡金属化合物MoTe2,厚度为10-15纳米;
所述的金属电极(3)为铬金复合电极,铬厚度为10纳米,金厚度为20纳米;
所述的铁电功能层(4)为聚偏氟乙烯基铁电聚合物薄膜。
2.一种制备如权利要求1所述铁电畴调控的MoTe2面内PN结的方法,其特征在于包括以下步骤:
1)采用机械剥离转移方法将双极性过渡金属化合物二维半导体(2)转移至衬底(1)表面;
2)采用紫外光刻技术或者电子束曝光技术,结合热蒸发及剥离工艺制备金属电极(3);
3)运用旋涂方法制备P(VDF-TrFE)的铁电功能层(4),并在135℃温度下退火2小时保证功能层的结晶特性;
4)利用压电力显微镜极化铁电功能层
压电力显微镜(PFM)即是在原子力显微镜基础上利用导电探针检测样品在外加激励电压下电致形变量的显微镜,PFM的探针以接触模式对样品进行扫描,信号发生器所产生电压施加于PFM探针与样品电极之间,利用PFM微悬臂背面所反射的激光束来监测电致形变量;利用PFM针尖施加在样品上的电压来极化P(VDF-TrFE);扫描电压和扫描频率分别控制为±25V,1Hz,扫描过程中,材料左侧P(VDF-TrFE)施加-25V扫描电压,右侧施加+25V扫描电压,使两边的极化方向分别远离和指向二维材料,进而利用铁电场调控二维材料形成面内PN结。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111547676A (zh) * 2020-04-10 2020-08-18 华南师范大学 一种新型铁电涡旋态纳米岛阵列的制备方法
CN112447831A (zh) * 2020-10-19 2021-03-05 清华大学 提升铁电晶体管性能的器件结构及制备方法
CN116435379A (zh) * 2023-06-14 2023-07-14 深圳道童新能源有限公司 一种基于非pn结的器件模块及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111547676A (zh) * 2020-04-10 2020-08-18 华南师范大学 一种新型铁电涡旋态纳米岛阵列的制备方法
CN111547676B (zh) * 2020-04-10 2023-06-02 华南师范大学 一种新型铁电涡旋态纳米岛阵列的制备方法
CN112447831A (zh) * 2020-10-19 2021-03-05 清华大学 提升铁电晶体管性能的器件结构及制备方法
CN112447831B (zh) * 2020-10-19 2022-01-18 清华大学 提升铁电晶体管性能的器件结构及制备方法
CN116435379A (zh) * 2023-06-14 2023-07-14 深圳道童新能源有限公司 一种基于非pn结的器件模块及其制造方法
CN116435379B (zh) * 2023-06-14 2023-08-29 深圳道童新能源有限公司 一种基于非pn结的器件模块及其制造方法

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