CN110009552B - 一种图像大数据的高带宽性能处理方法 - Google Patents

Abstract

本发明公开一种图像大数据的高带宽性能处理方法，包括：FPGA、2x100Gbs光模块、user logic模块、image core模块、PCIE endpoint模块、CPU处理模块及2xDDR4模块，所述image core模块是FPGA的核心模块，利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到2xDDR4模块中，所述CPU处理模块通过PCIE endpoint模块与FPGA连接，发送控制信号，控制image core模块处理和2x100Gbs光模块收发，所述CPU处理模块同时能通过PCIE endpoint模块访问2xDDR4模块，对image core模块处理过后的数据进行进一步的处理。其带宽高，能支持200Gbs的图像数据处理，处理速度快，采用专门开发的图像处理核心，处理速度可达460GBs，扩展容易，图像处理核心使用FPGA开发，可扩展性好，能定制图像处理规则。

Description

一种图像大数据的高带宽性能处理方法

技术领域

本发明涉及图像传输处理方法领域，特别涉及一种图像大数据的高带宽性能处理方法。

背景技术

随着高速串行传输的发展，带宽日益成为制约图像大数据处理的瓶颈，现有的基于CPU的处理方式，host-card接口使用PCIE最多提供128Gbs，无法满足两个或以上100G光模块的数据处理需求，因此需要新的处理方案，一种图像大数据的高带宽性能处理方法正是基于此目提出。

发明内容

针对现有技术中的上述不足，本发明提供了一种图像大数据的高带宽性能处理方法，其带宽高，能支持200Gbs的图像数据处理，处理速度快，采用专门开发的图像处理核心，处理速度可达460GBs，扩展容易，图像处理核心使用FPGA开发，可扩展性好，能定制图像处理规则。

为了达到上述发明目的，本发明采用的技术方案为：

一种图像大数据的高带宽性能处理方法，包括：FPGA、2x100Gbs光模块、userlogic模块、image core模块、PCIE endpoint模块、CPU处理模块及2xDDR4模块，所述imagecore模块是FPGA的核心模块，利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到2xDDR4模块中，所述CPU处理模块通过PCIE endpoint模块与FPGA连接，发送控制信号，控制image core模块处理和2x100Gbs光模块收发，所述CPU处理模块同时能通过PCIE endpoint模块访问2xDDR4模块，对image core模块处理过后的数据进行进一步的处理。

进一步，所述该图像大数据的高带宽性能处理方法的过程如下：所述2x100Gbs光模块负责数据的接收和发送，提供200Gbs的图像数据收发，所述User logic 模块接收来自CPU处理模块的控制指令，将2x100Gbs光模块接收到的数据送入image core模块处理后缓存进DDR中，并控制image core模块处理方式，同时user logic模块根据CPU处理模块的指令，将2xDDR4模块中处理后的数据通过2x100Gbs光模块发送出去，所述PCIE endpoint模块负责与CPU处理模块的通信，分为控制面和数据面，其中控制面接收来自CPU处理模块的指令，控制FPGA内部逻辑处理电路，数据面负责CPU处理模块与2xDDR4模块之间的数据传输，所述CPU处理模块通过PCIE接口控制面向FPGA发送指令，控制user logic模块调用imagecore模块对2x100Gbs光模块收到的数据进行处理，并将处理后的数据缓存进2xDDR4中，所述CPU处理模块再通过PCIE endpoint模块的数据面调用2xDDR4的数据进一步处理，同时也可以通过指令将2xDDR4处理完数据通过2x100Gbs光模块发送出去。利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到DDR4中。

进一步，所述Image core模块实现特定的图像处理算法，包括：校正、降噪、滤波、识别、裁剪。

进一步，所述CPU处理模块负责发送指令控制image core模块对图像数据进行处理，同时，也可以从2xDDR4模块中读取image core模块处理过的数据进行进一步处理。

进一步，所述2xDDR4模块负责缓存处理后的数据。

进一步，所述该图像大数据的高带宽性能处理方法的外侧主体结构包括：2x100Gbs光模块笼子一、2x100Gbs光模块笼子、2xDDR4模块内存条一、2xDDR4模块内存条二、整体扇热器、PCIE endpoint模块金手指，所述2x100Gbs光模块笼子一及2x100Gbs光模块笼子均位于整体结构的侧面，所述2xDDR4模块内存条一及2xDDR4模块内存条二均位于整体结构的上端，所述整体扇热器位于整体结构的中部，所述PCIE endpoint模块金手指位于整体结构底端。

本发明的有益效果为：

本发明使用FPGA实现200Gbs的图像大数据处理，有效解决了采用CPU处理带宽不足的问题，后续可通过FPGA算法的升级进一步支持更大规模的数据处理，且主板散热效果较好，即使大容量数据在高速传输状态下也能稳定传输；且其带宽高，能支持200Gbs的图像数据处理，处理速度快，采用专门开发的图像处理核心，处理速度可达460GBs，扩展容易，图像处理核心使用FPGA开发，可扩展性好，能定制图像处理规则。

附图说明

图1为本发明的结构示意图；

图2为本发明外侧整体结构示意图；

附图标记对照表：

1-2x100Gbs光模块笼子一、2-2x100Gbs光模块笼子、3-2xDDR4模块内存条一、4-2xDDR4模块内存条二、5-整体扇热器、6- PCIE endpoint模块金手指。

具体实施方式

下面结合附图来进一步说明本发明的具体实施方式。其中相同的零部件用相同的附图标记表示。

需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向，词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。

为了使本发明的内容更容易被清楚地理解，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

如图1、2所示，一种图像大数据的高带宽性能处理方法，包括：FPGA、2x100Gbs光模块、user logic模块、image core模块、PCIE endpoint模块、CPU处理模块及2xDDR4模块，所述image core模块是FPGA的核心模块，利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到2xDDR4模块中，所述CPU处理模块通过PCIEendpoint模块与FPGA连接，发送控制信号，控制image core模块处理和2x100Gbs光模块收发，所述CPU处理模块同时能通过PCIE endpoint模块访问2xDDR4模块，对image core模块处理过后的数据进行进一步的处理。

所述该图像大数据的高带宽性能处理方法的过程如下：所述2x100Gbs光模块负责数据的接收和发送，提供200Gbs的图像数据收发，所述User logic 模块接收来自CPU处理模块的控制指令，将2x100Gbs光模块接收到的数据送入image core模块处理后缓存进DDR中，并控制image core模块处理方式，同时user logic模块根据CPU处理模块的指令，将2xDDR4模块中处理后的数据通过2x100Gbs光模块发送出去，所述PCIE endpoint模块负责与CPU处理模块的通信，分为控制面和数据面，其中控制面接收来自CPU处理模块的指令，控制FPGA内部逻辑处理电路，数据面负责CPU处理模块与2xDDR4模块之间的数据传输，所述CPU处理模块通过PCIE接口控制面向FPGA发送指令，控制user logic模块调用image core模块对2x100Gbs光模块收到的数据进行处理，并将处理后的数据缓存进2xDDR4中，所述CPU处理模块再通过PCIE endpoint模块的数据面调用2xDDR4的数据进一步处理，同时也可以通过指令将2xDDR4处理完数据通过2x100Gbs光模块发送出去。利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到DDR4中。所述Image core模块实现特定的图像处理算法，包括：校正、降噪、滤波、识别、裁剪。所述CPU处理模块负责发送指令控制image core模块对图像数据进行处理，同时，也可以从2xDDR4模块中读取image core模块处理过的数据进行进一步处理。所述2xDDR4模块负责缓存处理后的数据。所述该图像大数据的高带宽性能处理方法的外侧主体结构包括：2x100Gbs光模块笼子一1、2x100Gbs光模块笼子2、2xDDR4模块内存条一3、2xDDR4模块内存条二4、整体扇热器5、PCIEendpoint模块金手指6，所述2x100Gbs光模块笼子一1及2x100Gbs光模块笼子2均位于整体结构的侧面，所述2xDDR4模块内存条一3及2xDDR4模块内存条二4均位于整体结构的上端，所述整体扇热器5位于整体结构的中部，所述PCIE endpoint模块金手指6位于整体结构底端。

以上所述仅为本发明专利的较佳实施例而已，并不用以限制本发明专利，凡在本发明专利的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明专利的保护范围之内。

Claims (5)

1.一种图像大数据的高带宽性能处理方法，其特征在于，包括：FPGA、2x100Gbs光模块、user logic模块、image core模块、PCIE endpoint模块、CPU处理模块及2xDDR4模块，所述image core模块是FPGA的核心模块，利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到2xDDR4模块中，所述CPU处理模块通过PCIEendpoint模块与FPGA连接，发送控制信号，控制image core模块处理和2x100Gbs光模块收发，所述CPU处理模块同时能通过PCIE endpoint模块访问2xDDR4模块，对image core模块处理过后的数据进行进一步的处理；

所述图像大数据的高带宽性能处理方法的过程如下：所述2x100Gbs光模块负责数据的接收和发送，提供200Gbs的图像数据收发，所述user logic 模块接收来自CPU处理模块的控制指令，将2x100Gbs光模块接收到的数据送入image core模块处理后缓存进DDR中，并控制image core模块处理方式，同时user logic模块根据CPU处理模块的指令，将2xDDR4模块中处理后的数据通过2x100Gbs光模块发送出去，所述PCIE endpoint模块负责与CPU处理模块的通信，分为控制面和数据面，其中控制面接收来自CPU处理模块的指令，控制FPGA内部逻辑处理电路，数据面负责CPU处理模块与2xDDR4模块之间的数据传输，所述CPU处理模块通过PCIE接口控制面向FPGA发送指令，控制user logic模块调用image core模块对2x100Gbs光模块收到的数据进行处理，并将处理后的数据缓存进2xDDR4中，所述CPU处理模块再通过PCIE endpoint模块的数据面调用2xDDR4的数据进一步处理，同时通过指令将2xDDR4处理完数据通过2x100Gbs光模块发送出去，利用FPGA内部集成的HBM，可提供高达460GBs的内部数据处理带宽，并将处理后的数据缓存到DDR4中。

2.根据权利要求1所述的一种图像大数据的高带宽性能处理方法，其特征在于：所述image core模块实现特定的图像处理算法，包括：校正、降噪、滤波、识别、裁剪。

3.根据权利要求1所述的一种图像大数据的高带宽性能处理方法，其特征在于：所述CPU处理模块负责发送指令控制image core模块对图像数据进行处理，同时，从2xDDR4模块中读取image core模块处理过的数据进行进一步处理。

4.根据权利要求1所述的一种图像大数据的高带宽性能处理方法，其特征在于：所述2xDDR4模块负责缓存处理后的数据。

5.根据权利要求1所述的一种图像大数据的高带宽性能处理方法，其特征在于：所述图像大数据的高带宽性能处理方法的外侧主体结构包括：2x100Gbs光模块笼子一（1）、2x100Gbs光模块笼子（2）、2xDDR4模块内存条一（3）、2xDDR4模块内存条二（4）、整体扇热器（5）、PCIE endpoint模块金手指（6），所述2x100Gbs光模块笼子一（1）及2x100Gbs光模块笼子（2）均位于整体结构的侧面，所述2xDDR4模块内存条一（3）及2xDDR4模块内存条二（4）均位于整体结构的上端，所述整体扇热器（5）位于整体结构的中部，所述PCIE endpoint模块金手指（6）位于整体结构底端。