CN109975617A - 一种匹配晶体负载电容的测试电路及测试方法 - Google Patents

一种匹配晶体负载电容的测试电路及测试方法 Download PDF

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张坤
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    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
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    • G—PHYSICS
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    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/28—Measuring attenuation, gain, phase shift or derived characteristics of electric four pole networks, i.e. two-port networks; Measuring transient response

Abstract

本发明涉及测试电路技术领域，尤其涉及一种匹配晶体负载电容的测试电路及测试方法，一处理单元，处理单元用于根据一时钟信号，以时钟信号为基本频率工作并产生一测试信号；时钟信号由一时钟单元和一分频单元产生，分频单元的输入端连接时钟单元的输出端，时钟单元用于产生一时钟源信号，分频单元将时钟源信号分频处理以得到时钟信号；通过检测测试信号的输出频率，以调试时钟单元的匹配容值。有益效果在于：通过检测测试信号的输出频率，调整时钟单元的匹配容值，进而使得测试电路完全匹配，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。

Description

一种匹配晶体负载电容的测试电路及测试方法
技术领域
本发明涉及测试电路技术领域，尤其涉及一种匹配晶体负载电容的测试电路及测试方法。
背景技术
石英晶体振荡器(晶体)是高精度和高稳定度的振荡器，被广泛应用于彩电、计算机、遥控器等各类振荡电路中，以及通信系统中用于频率发生器、为数据处理设备产生时钟信号和为特定系统提供基准信号。
匹配电容是指晶振要正常震荡所需要的电容。而负载电容是指在电路中跨接晶体两端的总的外界有效电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。在应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。
在现有应用中，通常找晶体厂家测试，只能单独测试，这样没有在实际应用环境，寄生电容，振荡电路也不一样，测试所得参数放到具体线路上会有一定偏差。因而造成晶体的精度不够，产品的稳定性不好。
发明内容
针对现有技术中存在的上述问题，现提供一种匹配晶体负载电容的测试电路。
具体技术方案如下：
一种匹配晶体负载电容的测试电路，其中包括：
一处理单元，所述处理单元用于根据一时钟信号，以所述时钟信号为基本频率工作并产生一测试信号；
所述时钟信号由一时钟单元和一分频单元产生，所述分频单元的输入端连接所述时钟单元的输出端，所述时钟单元用于产生一时钟源信号，所述分频单元将所述时钟源信号分频处理以得到所述时钟信号；
通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
优选的，所述时钟单元包括：
一晶体，所述晶体的第一引脚与第二引脚分别连接接地端，所述晶体的第四引脚连接于所述分频单元的输入端；
一第一电容，连接于所述晶体的第三引脚与接地端之间；
一第二电容，连接于所述晶体的第四引脚与接地端之间；
一第一电阻，连接于所述晶体的第三引脚与第四引脚之间；
一第二电阻，连接于所述分频单元的输出端与所述晶体的第三引脚之间。
优选的，所述匹配容值通过以下公式得到：
CL＝CL1*CL2/(CL1+CL2)+Cstay；
其中，
CL用于表示所述时钟单元的匹配容值；
CL1用于表示所述第一电容的容值；
CL2用于表示所述第二电容的容值；
Cstay用于表示所述所述晶体的布线容值。
优选的，所述测试信号通过一脉宽调制接口进行测试。
优选的，所述测试信号通过一频率计进行测试。
本发明还包括一种匹配晶体负载电容的测试方法，其特征在于，用于上述任意一项所述的测试电路，所述测试方法包括以下步骤：
步骤S1、提供一时钟单元，用于产生并输出一时钟源信号；
步骤S2、提供一分频单元，所述分频单元对所述时钟源信号进行分频处理，并输出一时钟信号；
步骤S3、提供一处理单元，用于根据所述时钟信号为基本频率工作并产生一测试信号，通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
优选的，于所述步骤S3之后，判断所述时钟单元的匹配容值是否是最佳参数；
若是，则结束检测；
若否，则重复所述步骤S1与所述步骤S2。
优选的，于所述步骤S3中，采用一频率计检测所述测试信号的输出频率。
优选的，于所述步骤S3中，所述测试信号通过一脉宽调制接口进行测试。
本发明的技术方案有益效果在于：提供一种匹配晶体负载电容的测试电路及测试方法，通过检测测试信号的输出频率，调整时钟单元的匹配容值，进而使得测试电路完全匹配，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明的实施例的匹配晶体负载电容的测试电路的电路连接图；
图2为本发明的实施例的匹配晶体负载电容的测试方法的步骤流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种匹配晶体负载电容的测试电路，用于集成芯片，其中包括：
一处理单元1，处理单元1用于根据一时钟信号，以时钟信号为基本频率工作并产生一测试信号；
时钟信号由一时钟单元2和一分频单元3产生，分频单元3的输入端连接时钟单元2的输出端，时钟单元2用于产生一时钟源信号，分频单元3将时钟源信号分频处理以得到时钟信号；
通过检测测试信号的输出频率，以调试时钟单元2的匹配容值。
通过上述匹配晶体负载电容的测试电路的技术方案，如图1所示，该测试电路解决的技术问题是，利用集成芯片的分频技术来测试晶体的负载电容是否匹配，进一步设计高精度的测试电路，具体地，测试电路通过频率计4测试测试信号的输出频率，通过检测测试信号的输出频率，调整时钟单元2的匹配容值，进而使得测试电路完全匹配，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。
具体地，利用集成电路自带的时钟单元2，通过分频单元3的分频模块对时钟源信号进行分频处理，并输出时钟信号，处理单元1提供一个检测端口GPIO，其中，检测端口GPIO为脉宽调制接口PWM，通过脉宽调制接口PWM根据时钟信号，以时钟信号为基本频率工作并产生一测试信号，通过检测测试信号的输出频率，以调试时钟单元2的匹配容值。
进一步地，处理单元1可以选用CPU(Central Processing Unit，中央处理器)，其功能主要是根据时钟信号，以时钟信号为基本频率工作并产生一测试信号，并处理分频单元3的控制指令以及控制分频单元3并接收和发送指令。分频单元3可以选用PLL(PhaseLocked Loop，锁相回路或锁相环)电路进行分频，PLL用于振荡器中的反馈技术，利用锁相环路可以实现稳定且高频的时钟信号。
进一步地，分频单元3还包括一第三电容C3，连接于分频单元3的数字通信接口AVDD与接地端之间，其第三电容C3的容值为18uF，电压为6.3V，其数字通信接口AVDD连接外部18V的通信电源。
在一种较优的实施例中，时钟单元2包括：
一晶体IC，晶体IC的第一引脚与第二引脚分别连接接地端GND，晶体IC的第四引脚连接于分频单元3的输入端OSC_IN；
一第一电容C1，连接于晶体IC的第三引脚与接地端GND之间；
一第二电容C2，连接于晶体IC的第四引脚与接地端GND之间；
一第一电阻R1，连接于晶体IC的第三引脚与第四引脚之间；
一第二电阻R2，连接于分频单元3的输出端OSC_OUT与晶体IC的第三引脚之间。
具体地，第一电容C1的容值为18pF，精度为5％，第二电容的容值为18pF，精度为5％，第一电阻R1的阻值为1M欧姆，精度为1％，第二电阻R2的阻值为22欧姆。
上述技术方案中，匹配容值通过以下公式得到：
CL＝CL1*CL2/(CL1+CL2)+Cstay；
其中，
CL用于表示时钟单元2的匹配容值；
CL1用于表示第一电容C1的容值；
CL2用于表示第二电容C2的容值；
Cstay用于表示晶体IC的布线容值。
进一步地，通过检测测试信号的输出频率，调整时钟单元的匹配容值，进而使得测试电路完全匹配，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。
在一种较优的实施例中，如图1所示，例如选用晶体为24MHz，通过分频单元2分频后输出800KHz，当频率计4测得的输出频率高于800KHz时，则表示时钟单元2的负载电容的容值过小，反之，当频率计4测得的输出频率低于800KHz时，则表示时钟单元2的负载电容的容值过大，不论是负载电容的容值过大或过小均不是晶体的匹配容值，如表一所示。
表一
进一步地，采用该测试电路，通过几次调试后可以完全匹配至24MHz，达到零误差，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。
本发明还提出一种匹配晶体负载电容的测试方法，其中，用于上述任意一项的测试电路，测试方法包括以下步骤：
步骤S1、提供一时钟单元2，用于产生一时钟源信号；
步骤S2、提供一分频单元3，分频单元3对时钟源信号进行分频处理，并输出一时钟信号；
步骤S3、提供一处理单元1，用于根据时钟信号为基本频率工作并产生一测试信号，通过检测测试信号的输出频率，以调试时钟单元的匹配容值。
通过上述匹配晶体负载电容的测试方法的技术方案，如图2所示，应用于集成芯片，利用集成芯片的分频技术来测试晶体的负载电容是否匹配，进一步设计高精度的测试电路。首先使用频率计4对检测端口GPIO进行点测，然后读取分频后频率，单位为KHz，然后根据测试数值对第一电容C1、第二电容C2的容值进行调整。
进一步地，之后判断时钟单元的匹配容值是否是最佳参数，若是，则结束检测；若否，则重复之前的步骤，直至测试到频率点为800KHz为止，此时时钟单元2的匹配容值为最佳参数。
进一步地，通过检测测试信号的输出频率，调整时钟单元的匹配容值，进而使得测试电路完全匹配，采用这种方式匹配出来的负载电容，能和晶体完全匹配，并达到很高的精度，满足产品的稳定性。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种匹配晶体负载电容的测试电路，其特征在于，包括：
一处理单元，所述处理单元用于根据一时钟信号，以所述时钟信号为基本频率工作并产生一测试信号；
所述时钟信号由一时钟单元和一分频单元产生，所述分频单元的输入端连接所述时钟单元的输出端，所述时钟单元用于产生一时钟源信号，所述分频单元将所述时钟源信号分频处理以得到所述时钟信号；
通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
2.根据权利要求1所述的测试电路，其特征在于，所述时钟单元包括：
一晶体，所述晶体的第一引脚与第二引脚分别连接接地端，所述晶体的第四引脚连接于所述分频单元的输入端；
一第一电容，连接于所述晶体的第三引脚与接地端之间；
一第二电容，连接于所述晶体的第四引脚与接地端之间；
一第一电阻，连接于所述晶体的第三引脚与第四引脚之间；
一第二电阻，连接于所述分频单元的输出端与所述晶体的第三引脚之间。
3.根据权利要求2所述的测试电路，其特征在于，所述匹配容值通过以下公式得到：
CL＝CL1*CL2/(CL1+CL2)+Cstay；
其中，
CL用于表示所述时钟单元的匹配容值；
CL1用于表示所述第一电容的容值；
CL2用于表示所述第二电容的容值；
Cstay用于表示所述所述晶体的布线容值。
4.根据权利要求1所述的测试电路，其特征在于，所述测试信号通过一脉宽调制接口进行测试。
5.根据权利要求1所述的测试电路，其特征在于，所述测试信号通过一频率计进行测试。
6.一种匹配晶体负载电容的测试方法，其特征在于，用于上述权利要求1-5任意一项所述的测试电路，所述测试方法包括以下步骤：
步骤S1、提供一时钟单元，用于产生并输出一时钟源信号；
步骤S2、提供一分频单元，所述分频单元对所述时钟源信号进行分频处理，并输出一时钟信号；
步骤S3、提供一处理单元，用于根据所述时钟信号为基本频率工作并产生一测试信号，通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
7.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3之后，判断所述时钟单元的匹配容值是否是最佳参数；
若是，则结束检测；
若否，则重复所述步骤S1与所述步骤S2。
8.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3中，采用一频率计检测所述测试信号的输出频率。
9.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3中，所述测试信号通过一脉宽调制接口进行测试。
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