CN108418580A - 一种通过频率计测量中央处理器内部锁相环稳定性的方法 - Google Patents

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Abstract

本发明提供一种通过频率计测量中央处理器内部锁相环稳定性的方法，包括：中央处理器向晶体电路输出震荡激励信号；晶体电路根据震荡激励信号产生时钟信号；内部环路通过设置在中央处理器上的一输出端口输出未经锁相环的时钟信号；采用一频率计，接收未经锁相环的时钟信号并进行时钟精度测试以得到第一测试结果；内部环路输出经过锁相环的时钟信号；采用频率计，接收经过锁相环的时钟信号并进行时钟精度测试以得到第二测试结果；根据预设策略对第一测试结果和第二测试结果进行比较处理以得到锁相环的稳定性结果。本发明的有益效果：不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。

Description

一种通过频率计测量中央处理器内部锁相环稳定性的方法
技术领域
本发明涉及通信领域，尤其涉及一种通过频率计测量中央处理器内部锁相环稳定性的方法。
背景技术
锁相环(Phase Locked Loop，PLL)在中央处理器(Central Processing Unit)中占用举足轻重的作用，PLL的稳定性决定了CPU的性能，并决定了系统的稳定，但PLL和芯片设计相关，在使用过程中需要对PLL的性能、稳定性加以评判。
目前业界的处理方案有如下两种：
1)用示波器测量输出信号的抖动，从而反映PLL的稳定性，但需要带宽很高的示波器及有源探头；
2)不测量，直接测量系统的稳定性；
采用示波器测量的缺点在于需要昂贵的示波器来分析，不测量PLL而是直接测量系统的稳定性，并通过对系统的稳定性进行判断推导出PLL的稳定性的缺点在于评判结果不准确。
发明内容
针对现有技术中存在的问题，本发明提供了一种通过频率计测量中央处理器内部锁相环稳定性的方法。
本发明采用如下技术方案：
一种通过频率计测量中央处理器内部锁相环稳定性的方法，所述中央处理器包括内部环路和晶体电路；所述方法包括：
步骤S1、所述中央处理器向所述晶体电路输出震荡激励信号；
步骤S2、所述晶体电路根据所述震荡激励信号产生时钟信号；
步骤S3、所述内部环路通过设置在所述中央处理器上的一输出端口输出未经锁相环的所述时钟信号；
步骤S4、采用一频率计，所述频率计连接所述输出端口，所述频率计接收未经锁相环的所述时钟信号并进行时钟精度测试以得到第一测试结果；
步骤S5、所述内部环路通过设置在所述中央处理器上的所述输出端口输出经过锁相环的所述时钟信号；
步骤S6、采用所述频率计，所述频率计连接所述输出端口，所述频率计接收经过锁相环的所述时钟信号并进行时钟精度测试以得到第二测试结果；
步骤S7、根据预设策略对所述第一测试结果和所述第二测试结果进行比较处理以得到锁相环的稳定性结果。
优选的，所述晶体电路包括：
一无源晶振，所述无源晶振的第一引脚用于向所述内部环路输入所述时钟信号，所述无源晶振的第三引脚用于接收所述中央处理器输出的所述震荡激励信号，所述无源晶振的第二引脚和第四引脚分别接地；
一第一电阻，所述无源晶振的第三引脚和第四引脚之间并联所述第一电阻；
一第二电阻，所述无源晶振的第三引脚通过所述第二电阻连接所述内部环路；
一第一电容，所述无源晶振的第一引脚通过所述第一电容接地；
一第二电容，所述无源晶振的第三引脚通过所述第二电容接地。
优选的，所述第一电容与所述中央处理器的地直连。
优选的，所述第二电容与所述中央处理器的地直连。
优选的，所述预设策略为：
若判断第一测试结果和所述第二测试结果的偏差大于预设结果则判断锁相环的不稳定；
若判断第一测试结果和所述第二测试结果的偏差小于预设结果则判断锁相环的稳定。
优选的，所述输出端口包括第一子输出端口和第二子输出端口。
优选的，所述步骤S3中，采用第一子输出端口输出未经锁相环的所述时钟信号的。
优选的，所述步骤S5中，采用第二子输出端口输出未经锁相环的所述时钟信号的。
优选的，所述时钟信号的种类包括多个。
优选的，所述晶体电路与所述中央处理器连接并且用于输出所述时钟信号的连接线在标准长度范围内选择最短长度。
本发明的有益效果：不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。
附图说明
图1为本发明的一种优选实施例中，通过频率计测量中央处理器内部锁相环稳定性的方法的流程图；
图2为本发明的一种优选实施例中，中央处理器的示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1-2所示，一种通过频率计测量中央处理器内部锁相环稳定性的方法，所述中央处理器包括内部环路1和晶体电路2；所述方法包括：
步骤S1、所述中央处理器通过SYS_CSOOUT向所述晶体电路2输出震荡激励信号；
步骤S2、所述晶体电路2根据所述震荡激励信号产生时钟信号，内部环路通过SYS_CSOIN接收时钟信号；
步骤S3、所述内部环路1通过设置在所述中央处理器上的一输出端口(GPIOCLK)输出未经锁相环的所述时钟信号；
步骤S4、采用一频率计(图中未示出)，所述频率计连接所述输出端口，所述频率计接收未经锁相环的所述时钟信号并进行时钟精度测试以得到第一测试结果；
步骤S5、所述内部环路1通过设置在所述中央处理器上的所述输出端口输出经过锁相环的所述时钟信号；
步骤S6、采用所述频率计，所述频率计连接所述输出端口，所述频率计接收经过锁相环的所述时钟信号并进行时钟精度测试以得到第二测试结果；
步骤S7、根据预设策略对所述第一测试结果和所述第二测试结果进行比较处理以得到锁相环的稳定性结果。
在本实施例中，如图2所示，右边为CPU的晶体电路2，左边为CPU的内部环路1，通过资料我们发现晶体信号SYS_OSCIN可以内部直接输出给左边的CLKOUT。通过内部环路1将未经PLL的时钟信号和经过PLL的时钟信号分别输出并分别由频率计测量时钟频率精度，得到所述第一测试结果和所述第二测试结果，根据预设策略对所述第一测试结果和所述第二测试结果进行比较处理以得到锁相环的稳定性结果。
主要先通过CPU内部环路1，用频率计来测量CPU输入晶体的频率精度，然后用频率计测量经过PLL输出后的时钟，比较两者的精度，即可得到PLL的精度，可判断PLL是否稳定。不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。
较佳的实施例中，所述晶体电路2包括：
一无源晶振X，所述无源晶振X的第一引脚用于向所述内部环路1输入所述时钟信号，所述无源晶振X的第三引脚用于接收所述中央处理器输出的所述震荡激励信号，所述无源晶振X的第二引脚和第四引脚分别接地；
一第一电阻R1，所述无源晶振X的第三引脚和第四引脚之间并联所述第一电阻R1；
一第二电阻R2，所述无源晶振X的第三引脚通过所述第二电阻R2连接所述内部环路1；
一第一电容C1，所述无源晶振X的第一引脚通过所述第一电容C1接地；
一第二电容C2，所述无源晶振X的第三引脚通过所述第二电容C2接地。
较佳的实施例中，所述第一电容C1与所述中央处理器的地直连。
较佳的实施例中，所述第二电容C2与所述中央处理器的地直连。
较佳的实施例中，所述预设策略为：
若判断第一测试结果和所述第二测试结果的偏差大于预设结果则判断锁相环的不稳定；
若判断第一测试结果和所述第二测试结果的偏差小于预设结果则判断锁相环的稳定。
较佳的实施例中，所述输出端口包括第一子输出端口和第二子输出端口。
较佳的实施例中，所述步骤S3中，采用第一子输出端口输出未经锁相环的所述时钟信号的。
较佳的实施例中，所述步骤S5中，采用第二子输出端口输出未经锁相环的所述时钟信号的。
在本实施例中，可以采用不同的自输出端口(如分别采用第一子输出端口和第二子输出端口)输出未经PLL的时钟信号和经过PLL的时钟信号，也可以采用相同的子输出端口(如均采用第一子输出端口或均采用第二子输出端口)输出未经PLL的时钟信号和经过PLL的时钟信号。
较佳的实施例中，所述时钟信号的种类包括多个。
在本实施例中，用频率计测量经过PLL后输出的时钟信号，如I2S_AM_CLK或其他时钟，记录其精度，和之前测量到的CPU精度(未经PLL的时钟信号)的精度比较，就可以知道PLL是否稳定。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (9)

1.一种通过频率计测量中央处理器内部锁相环稳定性的方法，其特征在于，所述中央处理器包括内部环路和晶体电路；所述方法包括：
步骤S1、所述中央处理器向所述晶体电路输出震荡激励信号；
步骤S2、所述晶体电路根据所述震荡激励信号产生时钟信号；
步骤S3、所述内部环路通过设置在所述中央处理器上的一输出端口输出未经锁相环的所述时钟信号；
步骤S4、采用一频率计，所述频率计连接所述输出端口，所述频率计接收未经所述锁相环的所述时钟信号并进行时钟精度测试以得到第一测试结果；
步骤S5、所述内部环路通过设置在所述中央处理器上的所述输出端口输出经过所述锁相环的所述时钟信号；
步骤S6、采用所述频率计，所述频率计连接所述输出端口，所述频率计接收经过所述锁相环的所述时钟信号并进行时钟精度测试以得到第二测试结果；
步骤S7、根据预设策略对所述第一测试结果和所述第二测试结果进行比较处理以得到所述锁相环的稳定性结果。
2.根据权利要求1的方法，其特征在于，所述晶体电路包括：
一无源晶振，所述无源晶振的第一引脚用于向所述内部环路输入所述时钟信号，所述无源晶振的第三引脚用于接收所述中央处理器输出的所述震荡激励信号，所述无源晶振的第二引脚和第四引脚分别接地；
一第一电阻，所述无源晶振的第三引脚和第四引脚之间并联所述第一电阻；
一第二电阻，所述无源晶振的第三引脚通过所述第二电阻连接所述内部环路；
一第一电容，所述无源晶振的第一引脚通过所述第一电容接地；
一第二电容，所述无源晶振的第三引脚通过所述第二电容接地。
3.根据权利要求2的方法，其特征在于，所述第一电容与所述中央处理器的地直连。
4.根据权利要求2的方法，其特征在于，所述第二电容与所述中央处理器的地直连。
5.根据权利要求1的方法，其特征在于，所述预设策略为：
若判断第一测试结果和所述第二测试结果的偏差大于预设结果则判断所述锁相环的不稳定；
若判断第一测试结果和所述第二测试结果的偏差小于预设结果则判断所述锁相环的稳定。
6.根据权利要求1的方法，其特征在于，所述输出端口包括第一子输出端口和第二子输出端口。
7.根据权利要求6的方法，其特征在于，所述步骤S3中，采用第一子输出端口输出未经所述锁相环的所述时钟信号的。
8.根据权利要求6的方法，其特征在于，所述步骤S5中，采用第二子输出端口输出未经所述锁相环的所述时钟信号的。
9.根据权利要求1的方法，其特征在于，所述时钟信号的种类包括多个。
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