CN109948226B - 驱动信息的处理方法及处理系统 - Google Patents

Abstract

本发明提供了一种驱动信息的处理方法，所述处理方法先根据所述顶层端口名称判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口，然后根据所述顶层端口名称信息获取与目标顶层端口相连的相关线网，再由所述相关线网确定与所述相关线网相连接的目标输出端口，最后根据所述目标输出端口确定对应的目标输出元件，以从所述网表中获得所述目标输出元件的驱动信息，避免了现有技术中由于在多条输出信号线中人工寻找对应的输出元件造成的效率低下的问题，同时有效减小统计过程中的出错概率。本发明还提供了用于实现所述处理方法的处理系统。

Description

驱动信息的处理方法及处理系统

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种驱动信息的处理方法及处理系统。

背景技术

标准单元库是集成电路芯片后端设计过程的基础，其中规定了版图所需的元件类型以及相应的驱动能力。在集成电路设计中，后一级元件的输入电容是前一级元件的负载电容，因而驱动能力的主要影响因素是组成元件的晶体管的尺寸。由于任何一个逻辑门都具有有限的驱动能力，当需要驱动的负载超过了其驱动能力，就容易导致整个电路性能的严重退化。因此，在自动布局布线的流程中，需要根据元件类型获取组成元件的晶体管的尺寸信息，以对元件的驱动能力进行检查，以避免由于后续流片过程中出现返工现象造成的产品开发成本大幅提高以及延迟进入市场的问题。

现有技术中，通常是将与设计电路相关的信息输入到例如IC Compiler的编辑工具中运行，以显示出设计版图图像，然后利用编辑工具在设计版图图像中显示输出信号线，再由使用者根据输出信号线的走向找到待检查元件，通过将指示标记移动到待检查元件处获取待检查元件的驱动信息。然而，集成电路版图中，信号线的排布是非常复杂的，现有技术的根据输出信号线走向追溯待检查元件，然后再获取驱动信息的效率低下，且在统计过程中出错的概率高。

因此，需要开发一种新型的驱动信息的处理方法以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种驱动信息的处理方法以及用于实现所述处理方法的处理系统，提高获取驱动信息的效率，有效减小统计过程中的出错概率。

为实现上述目的，本发明的所述处理方法，包括以下步骤：

S1：输入并保存网表，从所述网表中提取顶层端口信息组，然后从所述顶层端口信息组中提取顶层端口名称信息；

S2：判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口；

S3：根据所述顶层端口名称信息从所述网表中获取相关线网的名称信息，所述相关线网的一端与所述目标顶层端口相连接；

S4：根据所述相关线网的名称信息从所述网表中获取目标输出端口的端口名称，再根据所述目标输出端口的端口名称从所述网表中获取目标输出元件的名称信息，所述目标输出端口属于所述目标输出元件；

S5：根据所述目标输出元件的名称信息从所述网表中获取对应的原始驱动信息，对所述原始驱动信息进行文本转换和输出处理后，显示驱动信息。

本发明的所述处理方法的有益效果在于：一方面，先根据所述顶层端口名称判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口，再执行所述步骤S3，能够有效减小统计过程中的出错概率；另一方面，根据所述顶层端口名称信息获取与目标顶层端口相连的相关线网，再由所述相关线网确定与所述相关线网相连接的目标输出端口，最后根据所述目标输出端口确定对应的目标输出元件，以从所述网表中获得所述目标输出元件的驱动信息，避免了现有技术中由于在多条输出信号线中人工寻找对应的输出元件造成的效率低下的问题，同时有效减小统计过程中的出错概率。

优选的，当所述顶层端口信息组具有N个顶层端口名称信息，所述N为大于等于2的自然数，从N个所述顶层端口名称信息中提取一个顶层端口名称信息，然后执行所述步骤S2至所述步骤S5，以完成一次遍历过程。其有益效果在于：同时提取多个顶层端口名称信息，有利于依次根据所述顶层端口名称信息执行所述步骤S2至所述步骤S5，以通过所述遍历过程依次显示输出元件的驱动信息。

进一步优选的，从N-1个所述顶层端口名称信息中提取一个顶层端口名称信息，以执行所述遍历过程。

优选的，所述步骤S1中，输入并保存所述网表后，对所述网表和所述版图数据进行一致性检查，以确认所述网表的正确性。

进一步优选的，所述版图数据的格式为gds，所述网表的格式为cdl。其有益效果在于：由于现有技术中的版图数据大多数为gds格式，提高了所述处理方法的普适性。

进一步优选的，当所述网表的格式为verilog，将所述网表的格式转换为cdl，然后进行所述一致性检查。

优选的，所述步骤S2中，临时存储所述端口名称信息，根据所述端口名称信息进行标准输出处理，当所述顶层端口名称信息对应的顶层端口得到显示，判断所述顶层端口为所述顶层输出端口。其有益效果在于：有利于后续根据确认的所述顶层端口准确找到对应的输出元件。

优选的，所述步骤S4中，根据所述相关线网的连接信息从所述网表中获取M个内部端口的名称信息，M个所述内部端口均与所述相关线网连接，对所述内部端口进行类型判断，然后从M个所述内部端口的名称信息中获取所述目标输出端口的端口名称。其有益效果在于：由于外部信号的驱动能力通常比较大，因此对所述网表中的输入元件没有必要进行驱动能力检查，对所述内部端口进行类型判断，能够去除其他同时连接在输出元件端口上的输入单元的端口信息，提高输出的驱动信息的准确性。

优选的，所述原始驱动信息包括晶体管数量信息组和晶体管尺寸信息组，所述驱动信息具有所述顶层端口名称信息、所述目标输出元件的名称信息、构成所述目标输出元件的晶体管的数量信息以及构成所述目标输出元件的晶体管的尺寸信息。其有益效果在于：由于驱动能力的主要影响因素是组成元件的晶体管的尺寸，所述驱动信息包括所述目标输出元件的名称信息、构成所述目标输出元件的晶体管的数量信息以及构成所述目标输出元件的晶体管的尺寸信息，便于使用者快速检查所述目标输出单元的驱动能力。

本发明的所述处理系统包括输入单元、存储单元、处理单元和输出单元，所述处理单元包括提取模块、运行模块、比对模块和转换模块，所述输出单元包括输出模块和显示模块；所述输入单元用于输入网表；所述存储单元用于存储所述网表；所述比对模块用于对所述网表进行比对处理；所述提取模块用于从所述网表中提取顶层端口信息组、从所述顶层端口信息组中获取顶层端口名称信息，以及根据所述比对处理的结果从所述网表中获取相关线网的连接信息、目标输出端口的端口名称、目标输出元件的名称信息以及与所述目标输出元件对应的原始驱动信息；所述运行模块用于根据所述顶层端口名称信息判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口；所述转换模块用于对所述原始驱动信息进行文本转换；所述输出模块用于根据经所述文本转换后的驱动信息进行输出处理，所述显示模块用于显示所述驱动信息。

本发明所述处理系统的有益效果在于：一方面，所述运行模块先根据所述顶层端口名称判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口，再执行所述步骤S3，能够有效减小统计过程中的出错概率；另一方面，所述比对单元根据所述顶层端口名称信息获取与目标顶层端口相连的相关线网，再由所述相关线网确定与所述相关线网相连接的目标输出端口，最后根据所述目标输出端口确定对应的目标输出元件，以从所述网表中获得所述目标输出元件的驱动信息，避免了现有技术中由于在多条输出信号线中人工寻找对应的输出元件造成的效率低下的问题，同时有效减小统计过程中的出错概率。

附图说明

图1为本发明的处理方法的流程图；

图2为本发明的处理系统的结构框图；

图3为本发明的网表对应的部分电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种驱动信息的处理方法，参照图1，具有以下步骤：

S1：输入并保存网表，从所述网表中提取顶层端口信息组，然后从所述顶层端口信息组中提取顶层端口名称信息；

S2：判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口；

S3：根据所述顶层端口名称信息从所述网表中获取相关线网的连接信息，所述相关线网的一端与所述目标顶层端口相连接；

S4：根据所述连接信息从所述网表中获取目标输出端口的端口名称，再根据所述目标输出端口的端口名称从所述网表中获取目标输出元件的名称信息，所述目标输出端口属于所述目标输出元件；

S5：根据所述目标输出元件的名称信息从所述网表中获取对应的原始驱动信息，对所述原始驱动信息进行文本转换和输出处理后，显示驱动信息。

本发明一些实施例中，所述网表与版图数据相匹配，所述版图数据的格式为gds。

本发明一些实施例中，所述网表的格式为verilog。本发明另一些实施例中，所述网表的格式为cdl，所述步骤S1中，输入并保存格式为cdl的网表后，对所述cdl格式的网表和所述版图数据进行一致性检查(Layout Vs Schematic Check，LVS)，以验证所述cdl格式的网表与所述版图数据匹配性。

本发明一些实施例中，所述步骤S1中，将verilog格式的网表转换为cdl格式的网表后，进行所述一致性检查。本发明另一些实施例中，所述一致性检查完毕后，将cdl格式的网表转换为verilog格式的网表。

本发明一些实施例中，当所述顶层端口信息组具有N个顶层端口名称信息，所述N为大于等于2的自然数，从N个所述顶层端口名称信息中提取一个顶层端口名称信息，然后执行所述步骤S2至所述步骤S5，以完成一次遍历过程。然后从N-1个所述顶层端口名称信息中提取一个顶层端口名称信息，以执行所述遍历过程。

本发明一些具体的实施例中，所述顶层端口信息组具有3个顶层端口名称信息，分别为第一端口名称信息、第二端口名称信息和第三端口名称信息。从3个所述顶层端口名称信息中随机选择所述第一端口名称信息，执行所述步骤S2至所述步骤S5，以输出并显示与所述第一端口对应的目标输出元件的驱动信息，完成第一遍历过程。然后从剩余的2个所述顶层端口名称信息中随机提取所述第三端口，执行所述步骤S2至所述步骤S5，以输出并显示与所述第三端口对应的目标输出元件的驱动信息，完成第二遍历过程。最后提取所述第二端口，执行所述步骤S2至所述步骤S5，以输出并显示与所述第二端口对应的目标输出元件的驱动信息。

本发明实施例还提供了用于实现所述处理方法的处理系统。

图2为本发明一些实施例的处理系统的结构框图。参照图2，处理系统2具有输入单元21、存储单元22、处理单元23和输出单元24，所述处理单元23具有提取模块231、运行模块232、比对模块233和转换模块234；所述输出单元24具有输出模块241和显示模块242。

图3为本发明一些实施例中的网表对应的部分电路。参照图3，部分电路3具有顶层端口31、第一元件32、第二元件33和第三元件34，所述顶层端口31和所述第一元件32之间由第一线网35连接，所述第一元件32通过第二线网36与所述第三元件34连接，所述第三元件34通过第三线网37与所述第二元件33连接。

参照图2，所述步骤S1中，所述输入单元21接收所述网表，并将所述网表存储至所述存储单元22。所述提取模块231从所述端口信息组中获取所述顶层端口信息组。所述顶层端口信息组具有N个顶层端口名称信息，所述N为大于等于2的自然数。

所述网表具有相互关联的元件名称信息组、线网信息组、端口信息组和原始驱动信息。所述原始驱动信息具有晶体管数量信息组和晶体管尺寸信息组。

参照图2，所述步骤S2中，所述提取模块231从所述顶层端口信息组中选取顶层端口名称信息，所述存储单元22临时存储所述顶层端口名称信息。运行模块232从所述存储单元22中调用所述顶层端口名称信息后，判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口。

本发明一些更具体的实施例中，参照图2和图3，所述顶层端口名称信息为所述顶层端口31的顶层端口名称信息，所述运行模块232运行所述网表，以通过所述显示模块242显示当前版图，当所述显示模块242显示的所述当前版图的图像中显示了所述顶层端口31，所述运行模块232判断所述顶层端口31为所述当前版图图像的顶层输出端口。

参照图2，所述步骤S3中，所述比对模块232根据所述顶层端口名称信息从所述存储单元22中调用所述线网信息组和所述端口信息组以进行第一比对处理，从所述线网信息组中获取相关线网的名称信息。

本发明一些更具体的实施例中，参照图2和图3，所述相关线网的名称信息为第一线网名称信息、第二线网名称信息和第三线网名称信息。所述第一线网名称信息为所述第一线网35的名称信息，所述第二线网名称信息为所述第二线网36的名称信息，所述第三线网名称信息为所述第三线网37的名称信息。

参照图2，所述步骤S4中，所述比对模块232根据所述相关线网的名称信息从所述存储单元22中调用所述线网信息组和所述端口信息组进行第二比对处理，以获取M个内部端口的名称信息，M个所述内部端口均与所述相关线网连接。

由于在集成电路设计中，与一条线网相连接的所有内部端口中，有且只有一个输出端口，其余的内部端口均为输入端口，因此，需要进一步在M个所述内部端口中找出输出端口。

本发明一些更具体的实施例中，参照图2和图3，所述比对模块232根据与所述顶层端口31相连接的所述第一线网名称信息获取与所述第一线网35另一端相连接的第一内部端口的名称信息，所述第一内部端口的名称信息为所述第二元件33的输出端口名称；所述比对模块232根据与所述顶层端口31相连接的所述第二线网名称信息获取与所述第二线网36另一端相连接的第二内部端口的名称信息，所述第二内部端口的名称信息为所述第一元件32的输入端口名称；所述比对模块232根据与所述顶层端口31相连接的所述第三线网名称信息获取与所述第三线网37另一端相连接的第三内部端口的名称信息，所述第三内部端口的名称信息为所述第三元件34的输入端口名称。

参照图2，所述步骤S4中，所述比对模块232对所述内部端口进行类型判断，然后从M个所述内部端口的名称信息中获取所述目标输出端口的端口名称。

本发明一些更具体的实施例中，参照图2和图3，M个所述内部端口分别为所述第一元件32的输入端口、所述第二元件33的输出端口以及所述第三元件34的输入端口。所述比对模块232判断所述第二元件33的输出端口的类型为输出型，将所述第二元件33的输出端口名称作为所述目标输出端口的端口名称。

参照图2，所述步骤S4中，所述比对模块232根据所述目标输出端口的端口名称从所述存储模块22中调用所述端口信息组和所述元件名称信息组进行第三比对处理，以获取目标输出元件的名称信息，所述目标输出端口属于所述目标输出元件。

本发明一些更具体的实施例中，参照图2和图3，所述第二元件33的输出端口属于所述第二元件33。

参照图2，所述步骤S5中，所述比对模块232根据所述目标输出元件的名称信息调用所述存储单元22的所述元件名称信息组与所述原始驱动信息中的晶体管数量信息组进行第四比对处理，获取构成所述目标输出元件的晶体管的数量信息。

参照图2，所述步骤S5中，所述比对模块232根据所述目标输出元件的名称信息调用所述存储单元22的所述元件名称信息组与所述原始驱动信息中的晶体管尺寸信息组进行第五比对处理，获取构成所述目标输出元件的晶体管的尺寸信息。

本发明一些实施例中，与所述目标输出元件的名称信息对应的原始驱动信息具有所述顶层端口名称信息、所述目标输出元件的名称信息、构成所述目标输出元件的晶体管的数量信息以及构成所述目标输出元件的晶体管的尺寸信息。

构成所述目标输出元件的晶体管的数量越多，所述目标输出元件的驱动能力越强。

构成所述目标输出元件的晶体管的尺寸越大，所述目标输出元件的驱动能力越强。

参照图2，所述转换模块234对所述原始驱动信息进行文本转换，所述输出模块241输出经所述文本转换后生成的驱动信息，所述显示模块242显示所述驱动信息。

本发明一些具体的实施例中，所述输出模块241通过echo命令生成所述驱动信息。

本发明一些更具体的实施例中，参照图3，所述第二元件33的驱动信息显示为output-->INV20_9T。其中output为所述顶层端口31的名称信息；INV为所述第二元件33的名称信息，以表明所述第二元件33的元件类型为反相器。output-->INV表示需要进行驱动能力检查的所述目标输出元件是输出端与所述顶层端口31相连接的所述第二元件33；20为构成所述第二元件33的晶体管的数量信息，以表明所述第二元件33由20个晶体管组成；9T为构成所述第二元件33的晶体管的尺寸信息，其中的T为版图设计规则中尺寸的计量单位，其物理意义为金属层最小间距与金属层最小线宽之和。

具体的，以65nm工艺为例，金属层最小间距为0.1微米，金属层最小线宽为0.1微米，则1T为0.2微米，所述第二元件33的晶体管的尺寸信息为9T，表明构成所述第二元件33的每个晶体管的高度为1.8微米。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (9)

1.一种驱动信息的处理方法，其特征在于，包括以下步骤：

S1：输入并保存网表，从所述网表中提取顶层端口信息组，然后从所述顶层端口信息组中提取顶层端口名称信息；

S2：判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口；

S3：根据所述顶层端口名称信息从所述网表中获取相关线网的名称信息，所述相关线网的一端与所述目标顶层端口相连接；

S4：根据所述相关线网的名称信息从所述网表中获取目标输出端口的端口名称，再根据所述目标输出端口的端口名称从所述网表中获取目标输出元件的名称信息，所述目标输出端口属于所述目标输出元件；

S5：根据所述目标输出元件的名称信息从所述网表中获取对应的原始驱动信息，对所述原始驱动信息进行文本转换和输出处理后，显示驱动信息，其中，所述原始驱动信息包括晶体管数量信息组和晶体管尺寸信息组，所述驱动信息具有所述顶层端口名称信息、所述目标输出元件的名称信息、构成所述目标输出元件的晶体管的数量信息以及构成所述目标输出元件的晶体管的尺寸信息。

2.根据权利要求1所述的处理方法，其特征在于，当所述顶层端口信息组具有N个顶层端口名称信息，所述N为大于等于2的自然数，从N个所述顶层端口名称信息中提取一个顶层端口名称信息，然后执行所述步骤S2至所述步骤S5，以完成一次遍历过程。

3.根据权利要求2所述的处理方法，其特征在于，从N-1个所述顶层端口名称信息中提取一个顶层端口名称信息，以执行所述遍历过程。

4.根据权利要求1所述的处理方法，其特征在于，所述步骤S1中，输入并保存所述网表后，对所述网表和版图数据进行一致性检查，以确认所述网表的正确性。

5.根据权利要求4所述的处理方法，其特征在于，所述版图数据的格式为gds，所述网表的格式为cdl。

6.根据权利要求4所述的处理方法，其特征在于，当所述网表的格式为verilog，将所述网表的格式转换为cdl，然后进行所述一致性检查。

7.根据权利要求1所述的处理方法，其特征在于，所述步骤S2中，临时存储所述端口名称信息，根据所述端口名称信息进行标准输出处理，当所述顶层端口名称信息对应的顶层端口得到显示，判断所述顶层端口为所述顶层输出端口。

8.根据权利要求1所述的处理方法，其特征在于，所述步骤S4中，根据所述相关线网的名称信息从所述网表中获取M个内部端口的名称信息，M个所述内部端口均与所述相关线网连接，对所述内部端口进行类型判断，然后从M个所述内部端口的名称信息中获取所述目标输出端口的端口名称。

9.一种处理系统，其特征在于，用于实现如权利要求1-8中任一项所述的处理方法，所述处理系统包括输入单元、存储单元、处理单元和输出单元，所述处理单元包括提取模块、运行模块、比对模块和转换模块，所述输出单元包括输出模块和显示模块；

所述输入单元用于输入网表；

所述存储单元用于存储所述网表；

所述比对模块用于对所述网表进行比对处理；

所述提取模块用于从所述网表中提取顶层端口信息组、从所述顶层端口信息组中获取顶层端口名称信息，以及根据所述比对处理的结果从所述网表中获取相关线网的名称信息、目标输出端口的端口名称、目标输出元件的名称信息以及与所述目标输出元件对应的原始驱动信息；

所述运行模块用于根据所述顶层端口名称信息判断与所述顶层端口名称信息相对应的目标顶层端口的类型是否为顶层输出端口；

所述转换模块用于对所述原始驱动信息进行文本转换；

所述输出模块用于根据经所述文本转换后的驱动信息进行输出处理，以形成驱动信息；

所述显示模块用于显示所述驱动信息；其中，所述原始驱动信息包括晶体管数量信息组和晶体管尺寸信息组，所述驱动信息具有所述顶层端口名称信息、所述目标输出元件的名称信息、构成所述目标输出元件的晶体管的数量信息以及构成所述目标输出元件的晶体管的尺寸信息。

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