CN109947500A - 一种程序加载方法、装置、系统、芯片和存储介质 - Google Patents

Abstract

本发明涉及信息技术领域，公开了一种程序加载方法、装置、系统、芯片和存储介质。所述方法应用于数据信号处理芯片加载片外程序，包括以下步骤：芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值；将所述芯片的外部存储器接口的读写时钟配置为最小允许值；将存储于外部存储器件的所述目标程序加载至所述芯片内部。本发明实施例中的程序加载方法、装置、系统、芯片和存储介质，通过改变芯片加载程序的配置来加快程序的加载，极大地缩短了设备在断电重启过程中片外数字信号处理程序加载时间，提高了设备的实时性和有效性。

Description

一种程序加载方法、装置、系统、芯片和存储介质

技术领域

本发明涉及信息技术领域，特别是涉及一种程序加载方法、装置、系统、芯片和存储介质。

背景技术

数字信号处理是指用数字计算的方法对信号进行处理，采用DSP(Digital SignalProcessing，数字信号处理)芯片对特定信号的处理，是目前发展最快、应用最广的方法。可以说，用DSP芯片实现数字信号处理，已经变成工程技术领域中的主要实现方法之一。

DSP芯片是通过EMIF(External Memory Interface，外部存储器接口)与外部器件进行数据交互的，将片外的数字信号处理程序加载到芯片内部执行，芯片的硬件连接方式对应程序的不同加载方式。现有的加载方式分以下几种：第一种是DSP芯片直接跳到片外FLASH起始地址处开始执行，所执行的内容是数字信号处理程序。即相当于在FLASH中运行程序，这种方式放弃了在DSP芯片内部运行的高速优势，因此是不可取的；第二种是对第一种方式的改进，即DSP芯片直接跳到片外FLASH起始地址处开始执行，所执行的内容是BootLoader(启动装载)程序，功能是将存储于片外FLASH的数字信号处理程序引导到DSP芯片片内，然后跳转至已加载到片内的程序入口处；第三种是传统意义上的“二次引导”，即DSP芯片每次上电后自动将存储于片外FLASH的固定大小的“引导程序”引导到DSP芯片内并执行，该“引导程序”，即BootLoader程序，功能是将存储于片外FLASH的数字信号处理程序引导到DSP芯片片内，然后跳转到程序入口处，也就是说，要想在DSP芯片内运行数字信号处理程序，需要两次引导。

无论选择哪种方式，如果以“默认”的配置来加载程序，那么加载速度将会很慢，远远不能够满足工程应用需求。

发明内容

基于此，有必要针对上述的问题，提供一种程序加载方法、装置、系统、芯片和存储介质。

在其中一个实施例中，本发明提供了一种程序加载方法，所述方法包括如下步骤：

芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值；

将所述芯片的外部存储器接口的读写时钟配置为最小允许值；

将存储于外部存储器件的所述目标程序加载至所述芯片内部。

在其中一个实施例中，本发明提供了一种程序加载装置，包括：

系统时钟设置模块，用于在芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值；

接口设置模块，用于将所述芯片的外部存储器接口的读写时钟配置为最小允许值；

加载模块，用于将存储于外部存储器件的所述目标程序加载至所述芯片内部。

在其中一个实施例中，本发明还提供一种程序加载系统，包括：

数据信号处理芯片，所述数据信号处理芯片设置有程序加载装置，用于执行所述程序加载方法，以设置所述芯片的参数并将目标程序加载至所述芯片内；

外部存储部件，用于存储所述目标程序以及对应所述目标程序的搬移程序，以供所述芯片调用和加载。

在其中一个实施例中，本发明还提供一种数据信号处理芯片，所述数据信号处理芯片设置有程序加载装置，用于执行所述程序加载方法的步骤。

在其中一个实施例中，本发明还提供一种存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行上述所述程序加载方法的步骤。

本发明实施例中的程序加载方法、装置、系统、芯片和存储介质，通过改变芯片加载程序的配置来加快程序的加载，极大地缩短了设备在断电重启过程中片外数字信号处理程序加载时间，提高了设备的实时性和有效性。

附图说明

图1为一个实施例中提供的程序加载方法的应用环境图；

图2为一个实施例中提供的程序加载方法的流程图；

图3为一个实施例中传统程序加载方法的上电时间图；

图4为一个实施例中传统程序加载方法的重启时间图；

图5为一个实施例中本发明程序加载方法的上电时间图；

图6为一个实施例中本发明程序加载方法的重启时间图；

图7为一个实施例中提供的一部分芯片片内地址的内容与烧写到FLASH的对应地址的内容示意图；

图8为一个实施例提供的另一部分芯片片内地址的内容与烧写到FLASH的对应地址的内容示意图；

图9为一个实施例中提供的程序加载装置的结构框图；

图10为一个实施例中提供的程序加载系统的结构框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但除非特别说明，这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一xx单元称为第二xx单元，且类似地，可将第二xx单元称为第一xx单元。

图1为一个实施例中提供的程序加载方法的应用环境图，如图1所示，在该应用环境中，包括数据信号处理芯片100、外部存储部件110。

数据信号处理芯片100，数据信号处理芯片是一种特别适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法，是通过EMIF(External Memory Interface，外部存储器接口)与外部器件进行数据交互的，将片外的数字信号处理程序加载到芯片内部执行，芯片的硬件连接方式对应程序的不同加载方式。

外部存储部件110，可以是独立的物理服务器或终端，也可以是多个物理服务器构成的服务器集群，可以是提供云服务器、云数据库、云存储和CDN(Content DeliveryNetwork，内容分发网络)等基础云计算服务的云服务器，其具备程序存储功能。在本发明实施例中，数据信号处理芯片100执行的程序加载方法对应的程序也存储与外部存储部件110内部，数据信号处理芯片100先调用执行本发明的程序加载方法对应的程序，再进行程序加载。

实施例一

如图2所示，在一个实施例中，提出了一种程序加载方法，应用于数据信号处理芯片加载片外程序，本实施例主要以该方法应用于上述图1中的数据信号处理芯片100来举例说明，具体可以包括以下步骤：

步骤S201，芯片上电触发程序加载任务时，将芯片的系统时钟频率配置为最高允许值。

在本发明实施例中，以TMS320C6455ZTZ芯片作为数据信号处理芯片100为例进行说明，本发明实施例所用的TMS320C6455ZTZ芯片加载模式为Boot Mode[3:0]＝0100。芯片通过EMIF所接的外部存储部件FLASH起始地址为0xB0000000。本例的引导方式是：芯片将直接在0xB0000000地址，即FLASH的初始地址处执行本发明的程序加载方法程序。其中将芯片的系统时钟频率配置为最高允许值的具体方式为：

将芯片的锁相环时钟频率配置为最高允许频率，将最高允许频率设置为芯片的系统时钟频率。

结合TMS320C6455ZTZ芯片的配置，将本发明实施例的程序加载方法对应的程序设置在BootLoader程序包含的子程序中。具体的，主要考虑在BootLoader程序里面通过配置DSP芯片的PLL(Phase-Locked Loop，锁相环)来配置系统时钟频率，Bootloader程序是嵌入式系统在加电后执行的第一段代码，在它完成CPU和相关硬件的初始化之后，再将操作系统映像或固化的嵌入式应用程序装在到内存中然后跳转到操作系统所在的空间，启动操作系统运行。TMS320C6455ZTZ芯片执行步骤S201，即执行Bootloader程序时，主要分为以下几步：

在PLLCTL中，写入PLLENSRC＝0，将PLLCTL(PLL control register，锁相环控制寄存器)设置PLLEN＝0，将锁相环设置为旁路模式；

等待4个周期中最慢的PLLOUT锁相环输出或参考时钟源输入，将PLLCTL设置PLLRST＝1，以将锁相环置于复位状态；

将时钟分频寄存器(pre-divider control register，PREDIV)设置PREDEN＝1和RATIO＝0，将时钟设置为不分频模式；

将锁相环乘法器(PLL multiplier control register，PLLM)设置PLLM＝20，以将锁相环时钟频率设置为20倍频；

检查PLLSTAT中的GOSTAT位是否被清零，表明当前没有GO操作正在进行。

将TMS320C6455ZTZ芯片中的锁相环分频器4(PLL controller divider4register，PLLDIV4)设置PLLDIV4EN＝1和RATIO＝2，以将锁相环时钟频率设置为6分频；

将PLLCMD中的GOSET位置1以启动GO操作以更改除数值并按照编程对齐SYSCLK；读取PLLSTAT中的GOSTAT位，确保该位返回到0，表示GO操作已完成分频时钟更改。

将PLLCTL设置PLLRST＝0，以使PLL退出复位状态；

将PLLCTL设置PLLEN＝1，以启用PLL模式。

在本发明的实施例中，经过以上配置过程，数据信号处理芯片即TMS320C6455ZTZ芯片的系统时钟频率被设置为1000MHz，同时EMIF的参考时钟频率被设置为166MHz。在本发明的其他实施例中，还可以根据实际使用的芯片或者根据实际需求设置允许的最高频率，本发明不进一步举例。

在本发明实施例中，通过改变锁相环的配置以便使得芯片的系统时钟频率达到允许的最高频率，以便提高芯片加载程序的速度。

步骤S202，将芯片的外部存储器接口的读写时钟配置为最小允许值。

具体的，将芯片的外部存储器接口的读写时间参数设置为最小允许值，读写时间参数至少包括建立时间、选通时间和保持时间。

具体的，在本发明实施例中，结合上述TMS320C6455ZTZ芯片为例，执行BootLoader程序配置TMS320C6455ZTZ芯片的外部存储器接口来缩短对FLASH读写的setup、strobe、hold时钟到其能允许的最短时间。在本发明实施例中，将连接到FLASH的EMIF寄存器设置为0x00240120。

经过以上配置，外部硬件接口被配置为异步8字节读写，读写1个字节的时间均为10个外部硬件接口参考时钟，提高了读取程序的速度，缩短读取程序的时间。

步骤S203，将存储于外部存储器件的所述目标程序加载至所述芯片内部。

具体的，调用并执行所述目标程序对应的预设的搬移程序，以将所述目标程序加载到所述芯片内。

在本发明的其他实施例中，也可以通过配置数字信号处理芯片的增强型直接存储器访问控制器(Enhanced DMA(EDMA3)Controller)来实现片内片外程序的搬移，本发明不进一步限制和列举。

在本发明实施例中，将本发明实施例中的程序加载方法和传统程序加载方法的比较，如图3、图4所示，为传统程序加载方法一次上电和重启程序加载的时间，分别为3.6秒和2.48秒；而执行本发明实施例中的程序加载方法，如图5、图6所示，一次上电和重启程序加载的时间，分别为1.288秒和0.188秒，程序加载的时间大大减小，能够满足庞大工业工程应用的需求。

另外，本发明实施例验证了TMS320C645X芯片的外部存储器接口加载模式(BootMode[3:0]＝0100)的实际加载情况，并且以实际情况阐明了在本发明实施例中，TMS320C645X芯片的外部硬件接口加载模式中BootLoader程序不再受1kB大小的限制。

具体的，目前网络上大部分介绍TMS320C645X芯片的EMIF加载模式(Boot Mode[3:0]＝0100)的表述为“CPU上电后将自动从CE3起始空间拷贝1kB到CPU的内部RAM的0x800000到0x8003FF地址空间。复制完成后，DSP会从0x800000地址处开始运行。”等加载方式的描述，因此BootLoader程序的大小应当限制在1kB之内，然而事实上却并非如此。

为验证以上说法，在本发明实施例中，数据信号处理芯片重新上电，链接仿真器，查看CE3起始空间和0x800000地址处的内容。发现DSP芯片片内的内容并不是按照作者设置的那样，说明还没有开始引导。但此时DSP片内地址的内容与烧写到FLASH的对应地址的内容完全一致，如图7和图8所示。

在本发明实施例中，经过反复查证，确定TMS320C6455ZTZ芯片的外部存储器接口模式(Boot Mode[3:0]＝0100)的实际加载情况是：CPU上电，执行其片内的固化程序之后，直接跳到CE3空间的起始地址处，即FLASH起始地址处开始执行。按照以上描述，BootLoader程序不再受1kB大小的限制。

本发明实施例中的程序加载方法，通过改变芯片加载程序的配置来加快程序的加载，极大地缩短了设备在断电重启过程中片外数字信号处理程序加载时间，提高了设备的实时性和有效性。

实施例二

如图9所示，在一个实施例中，提供了一种程序加载装置，应用于数据信号处理芯片加载片外程序，该程序加载装置可以集成于上述的数据信号处理芯片100中，具体可以包括：

系统时钟设置模块901，用于在芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值。

在本发明实施例中，以TMS320C6455ZTZ芯片作为数据信号处理芯片100为例进行说明，本发明实施例所用的TMS320C6455ZTZ芯片加载模式为Boot Mode[3:0]＝0100。芯片通过EMIF所接的外部存储部件FLASH起始地址为0xB0000000。本例的引导方式是：芯片将直接在0xB0000000地址，即FLASH的初始地址处执行本发明的程序加载方法程序。其中将芯片的系统时钟频率配置为最高允许值的具体方式为：

将芯片的锁相环时钟频率配置为最高允许频率，将最高允许频率设置为芯片的系统时钟频率。

结合TMS320C6455ZTZ芯片的配置，将本发明实施例的程序加载方法对应的程序设置在BootLoader程序包含的子程序中。具体的，主要考虑在BootLoader程序里面通过配置DSP芯片的PLL(Phase-Locked Loop，锁相环)来配置系统时钟频率，BootLoader程序是指在计算机启动后，由设备来实现少量指令和数据的输入，然后由它们再输入其他程序，这种过程称为引导，对应的程序即为BootLoader程序。系统时钟设置模块901配置系统时钟频率时，主要分为以下几步：

在PLLCTL(PLL control register，锁相环控制寄存器)中设置PLLEN＝0，将锁相环设置为旁路模式；

等待4个周期中最慢的PLLOUT锁相环输出或参考时钟源输入，将PLLCTL设置PLLRST＝1，以将锁相环复位；

将时钟分频寄存器(pre-divider control register，PREDIV)设置PREDEN＝1和RATIO＝0，将时钟设置为不分频模式；

将锁相环乘法器(PLL multiplier control register，PLLM)设置PLLM＝20，以将锁相环时钟频率设置为20倍频；

检查PLLSTAT中的GOSTAT位是否被清零，表明当前没有GO操作正在进行。

将TMS320C6455ZTZ芯片中的锁相环分频器4(PLL controller divider4register，PLLDIV4)设置PLLDIV4EN＝1和RATIO＝2，以将锁相环时钟频率设置为6分频；

将PLLCMD中的GOSET位置1以启动GO操作以更改除数值并按照编程对齐SYSCLK；读取PLLSTAT中的GOSTAT位，确保该位返回到0，表示GO操作已完成分频时钟更改。

将PLLCTL设置PLLRST＝0，以使PLL退出复位状态；

将PLLCTL设置PLLEN＝1，以启用PLL模式。

在本发明的实施例中，经过以上配置过程，数据信号处理芯片即TMS320C6455ZTZ芯片的系统时钟频率被设置为1000MHz，同时EMIF的参考时钟频率被设置为166MHz。在本发明的其他实施例中，还可以根据实际使用的芯片或者根据实际需求设置允许的最高频率，本发明不进一步举例。

在本发明实施例中，通过改变锁相环的配置以便使得芯片的系统时钟频率达到允许的最高频率，以便提高芯片加载程序的速度。

接口设置模块902，用于将所述芯片的外部存储器接口的读写时钟配置为最小允许值。

具体的，将芯片的外部存储器接口的读写时间参数设置为最小允许值，读写时间参数至少包括建立时间、选通时间和保持时间。

具体的，在本发明实施例中，结合上述TMS320C6455ZTZ芯片为例，在BootLoader程序里面通过配置DSP芯片的外部存储器接口来缩短对FLASH读写的setup、strobe、hold时钟到其能允许的最短时间。此时，在本发明实施例中，将连接到FLASH的EMIF寄存器设置为0x00240120。

经过以上配置，外部硬件接口被配置为异步8字节读写，读写1个字节的时间均为10个外部硬件接口参考时钟，提高了读取程序的速度，缩短读取程序的时间。

加载模块903，用于将存储于外部存储器件的所述目标程序加载至所述芯片内部。

具体的，调用并执行所述目标程序对应的搬移程序，以将所述目标程序加载到所述芯片内。

在本发明实施例中，将本发明实施例中的程序加载方法和传统程序加载方法的比较，其中传统程序加载方法一次上电和重启程序加载的时间，分别为3.6秒和2.48秒；而执行本发明实施例中的程序加载方法，一次上电和重启程序加载的时间，分别为1.288秒和0.188秒，程序加载的时间大大减小，能够满足庞大工业工程应用的需求。

在本发明的其他实施例中，也可以通过配置数字信号处理芯片的增强型直接存储器访问控制器(Enhanced DMA(EDMA3)Controller)来实现片内片外程序的搬移，本发明不进一步限制和列举。

本发明实施例中的程序加载装置，通过改变芯片加载程序的配置来加快程序的加载，极大地缩短了设备在断电重启过程中片外数字信号处理程序加载时间，提高了设备的实时性和有效性。

实施例三

如图10所示，在一个实施例中，提供了一种程序加载系统，应用于数据信号处理芯片加载片外程序，本发明实施例提供的一种程序加载系统，包括：

数据信号处理芯片1001，数据信号处理芯片1001设置有程序加载装置1011，用于执行本发明实施例的程序加载方法，以设置芯片的参数并将目标程序加载至芯片内；

外部存储部件1002，用于存储目标程序以及对应目标程序的搬移程序，以供芯片调用和加载。

在本发明实施例中，将程序加载方法对应的程序存储在外部存储部件内，数据信号处理芯片启动时，通过外部存储器接口跳到外部存储部件程序加载方法对应程序所在的位置，执行本发明实施例中的程序加载方法，完成芯片的配置之后，提高芯片的程序加载速度。

本发明实施例中的程序加载系统，通过改变芯片加载程序的配置来加快程序的加载，极大地缩短了设备在断电重启过程中片外数字信号处理程序加载时间，提高了设备的实时性和有效性。

实施例四

本发明实施例还提供了一种数据信号处理芯片，所述数据信号处理芯片设置有程序加载装置，用于本发明实施例中所述程序加载方法的步骤。

实施例五

另外，本发明实施例还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时，使得处理器执行上述程序加载方法的步骤。

应该理解的是，虽然本发明各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种程序加载方法，应用于数据信号处理芯片加载片外程序，其特征在于，包括如下步骤：

芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值；

将所述芯片的外部存储器接口的读写时钟配置为最小允许值；

将存储于外部存储器件的所述目标程序加载至所述芯片内部。

2.如权利要求1所述的程序加载方法，其特征在于，所述将所述芯片的系统时钟频率配置为最高允许值，具体为：

将所述芯片的锁相环时钟频率配置为最高允许频率，将所述最高允许频率设置为所述芯片的系统时钟频率。

3.如权利要求1所述的程序加载方法，其特征在于，所述将所述芯片的外部存储器接口的读写时钟配置为最小允许值，具体为：

将所述芯片的外部存储器接口的读写时间参数设置为最小允许值，所述读写时间参数至少包括建立时间、选通时间和保持时间。

4.如权利要求1所述的程序加载方法，其特征在于，所述将存储于外部存储器件的所述目标程序加载至所述芯片内部，具体包括：

调用并执行所述目标程序对应的预设的搬移程序，以将所述目标程序加载到所述芯片内。

5.一种程序加载装置，应用于数据信号处理芯片加载片外程序，其特征在于，包括：

系统时钟设置模块，用于在芯片上电触发程序加载任务时，将所述芯片的系统时钟频率配置为最高允许值；

接口设置模块，用于将所述芯片的外部存储器接口的读写时钟配置为最小允许值；

加载模块，用于将存储于外部存储器件的所述目标程序加载至所述芯片内部。

6.一种程序加载系统，应用于数据信号处理芯片加载片外程序，其特征在于，包括：

数据信号处理芯片，所述数据信号处理芯片设置有程序加载装置，用于执行所述程序加载方法，以设置所述芯片的参数并将目标程序加载至所述芯片内；

外部存储部件，用于存储所述目标程序以及对应所述目标程序的搬移程序，以供所述芯片调用和加载。

7.一种数据信号处理芯片，其特征在于，所述数据信号处理芯片设置有程序加载装置，用于执行权利要求1至4中任一项权利要求所述程序加载方法的步骤。

8.一种存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行权利要求1至4中任一项权利要求所述程序加载方法的步骤。