CN109840225B - 一种异构双核处理器访问eFPGA的控制电路 - Google Patents

一种异构双核处理器访问eFPGA的控制电路 Download PDF

Info

Publication number
CN109840225B
CN109840225B CN201711210739.5A CN201711210739A CN109840225B CN 109840225 B CN109840225 B CN 109840225B CN 201711210739 A CN201711210739 A CN 201711210739A CN 109840225 B CN109840225 B CN 109840225B
Authority
CN
China
Prior art keywords
processor
efpga
interface
access
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711210739.5A
Other languages
English (en)
Other versions
CN109840225A (zh
Inventor
田泽
王世中
王宣明
郭蒙
曹朋朋
杜斐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Xiangteng Microelectronics Technology Co Ltd
Original Assignee
Xian Aeronautics Computing Technique Research Institute of AVIC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Aeronautics Computing Technique Research Institute of AVIC filed Critical Xian Aeronautics Computing Technique Research Institute of AVIC
Priority to CN201711210739.5A priority Critical patent/CN109840225B/zh
Publication of CN109840225A publication Critical patent/CN109840225A/zh
Application granted granted Critical
Publication of CN109840225B publication Critical patent/CN109840225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明属于SoPC芯片技术领域，涉及一种异构双核处理器访问eFPGA的控制电路。所述的异构双核处理器包括控制处理器和运算处理器，其特征为：所述的电路包括共享接口仲裁模块，当两个处理器同时访问eFPGA时，共享接口仲裁模块优先选择其中一个处理器进行访问。提供一种能够解决片上总线不同时钟域接口竞争访问eFPGA的问题，同时实现异构双核处理器访问eFPGA性能优的控制电路。

Description

一种异构双核处理器访问eFPGA的控制电路
技术领域
本发明属于SoPC芯片技术领域，涉及一种异构双核处理器访问eFPGA的控制电路。
背景技术
在异构双核处理器可定制SoPC系统设计中，对于控制类处理器和计算类处理器通过其片上总线各自访问集成在SoPC系统的eFPGA(embedded FPGA)需要提供互连接口，必须要解决片上总线不同时钟域接口竞争访问eFPGA的问题，并保证访问的性能最优。
发明内容
本发明的目的：提供一种能够解决片上总线不同时钟域接口竞争访问eFPGA的问题，同时实现异构双核处理器访问eFPGA性能优的控制电路。
本发明的技术方案：一种异构双核处理器访问eFPGA的控制电路，所述的异构双核处理器包括控制处理器和运算处理器，其特征为：所述的电路包括共享接口仲裁模块，当两个处理器同时访问eFPGA时，共享接口仲裁模块优先选择其中一个处理器进行访问。
优选地，优先选择控制处理器对eFPGA进行访问。
优选地，所述的电路还包括接口模块和eFPGA接口，处理器通过接口模块向共享接口仲裁模块发送请求信息，共享接口仲裁模块判断决定后，通过接口模块向处理器发送授权信息，同时向eFPGA接口发送授权信息，eFPGA接口接通相应接口模块与eFPGA的访问通路。
优选地，共享接口仲裁模块接收到请求信息后，若仅一路处理器请求访问，则对该路处理器进行授权；
若两路处理器同时请求访问，则按优先原则，对优先访问的处理器进行授权，另一处理器进入请求等待状态；
若当前获得授权的处理器有流水请求发出时，则保持eFPGA接口的控制权，至流水请求处理完毕，释放授权。
优选地，两路处理器同时请求访问，按优先原则，一路处理器进行访问，另一处理器进入请求等待状态时，若等待时间超过1024个处理器时钟，则该处于等待状态的处理器取消请求。
优选地，两路处理器其一通过共享接口访问eFPGA异常时，将通过其片上总线产生复位将共享接口授权取消。
本发明的有益效果：本技术方案提出了一种共享接口仲裁模块，通过优先处理控制类处理器的较高访问效率要求，可以有效解决异构双核处理器访问eFPGA存在竞争的问题，实现了异构双核处理器访问eFPGA性能最优化。
附图说明
图1为实施例的电路结构框图；
图2为实施例中共享接口仲裁模块竞争访问调度流程图。
具体实施方式
如图1所示，本实施方式中的所述一种异构双核处理器访问eFPGA的控制电路包括共享接口仲裁模块，当两个处理器同时访问eFPGA时，共享接口仲裁模块优先选择控制处理器对eFPGA进行访问。所述的控制电路还包括PLB接口模块，AXI接口模块和eFPGA接口，PLB接口模块用于连接PowerPC460处理器(控制处理器)PLB总线、共享接口仲裁模块、eFPGA接口模块以访问eFPGA，PowerPC460处理器通过PLB接口模块向共享接口仲裁模块发送请求信息，共享接口仲裁模块判断决定后立即授权，同时向eFPGA接口发送授权信息，为保证最高访问效率，获得共享接口授权后该接口将PowerPC460处理器发出的PLB接口操作转化成eFPGA接口时序，即eFPGA接口接通PLB接口模块与eFPGA的访问通路，并与用户定制设计进行交互，其中接口时序可编程，支持异步写读，异步延迟写读、同步写读、burst，line等访问操作；
AXI接口模块用于连接C6713处理器(计算处理器)AXI总线、共享接口仲裁模块、eFPGA接口模块以访问eFPGA；C6713处理器通过AXI接口模块向共享接口仲裁模块发送请求信息，该请求要进行不同时钟域转化，共享接口仲裁模块判断决定后，通过AXI接口模块向C6713处理器发送授权信息，同时向eFPGA接口发送授权信息，eFPGA接口接通AXI接口模块与eFPGA的访问通路，即将C6713处理器发出的AXI接口操作转化成eFPGA接口时序，并与用户定制设计进行交互，其中接口时序为异步单拍访问，支持8/16/32位。
eFPGA接口模块，实现异构双核与eFPGA的互连，共享一组数据线和控制线以节省管脚，方便问访问eFPGA。
如图2所示，为共享接口仲裁模块竞争访问调度流程图，共享接口仲裁模块接收到请求信息后，若仅一路处理器请求访问，则对该路处理器进行授权；即如果有PowerPC460处理器通过PLB总线访问eFPGA的请求事务，那该请求将立即被授权，直到当前操作结束后才会释放该授权，在授权期间如果有PowerPC460处理器的流水请求发起，那么将保持授权有效，直到流水请求操作结束后释放授权，如果没有PowerPC460处理器的请求事务或者PowerPC460处理器事务请求访问完成释放授权后，如果有C6713处理器请求事务，C6713处理器将获得共享接口的访问权，访问结束后释放授权，C6713处理器请求事务通过AXI总线的操作要同步到PowerPC460处理器PLB总线时钟域。
若两路处理器同时请求访问，则按优先原则，PowerPC460处理器通过PLB总线的请求事务将优先被授权，另一处理器进入请求等待状态，若等待时间超过1024个处理器时钟，则该处于等待状态的处理器取消请求，发出超时中断，供软件查询使用；
若当前获得授权的处理器有流水请求发出时，则保持eFPGA接口的控制权，至流水请求处理完毕，释放授权。
若两路处理器其一通过共享接口访问eFPGA异常时，将通过其片上总线产生复位将共享接口授权取消。

Claims (1)

1.一种异构双核处理器访问eFPGA的控制电路，所述的异构双核处理器包括控制处理器和运算处理器，其特征为：所述的电路包括共享接口仲裁模块，PLB接口模块，AXI接口模块和eFPGA接口，PLB接口模块用于连接控制处理器PLB总线、共享接口仲裁模块、eFPGA接口模块以访问eFPGA；
AXI接口模块用于连接计算处理器AXI总线、共享接口仲裁模块、eFPGA接口模块以访问eFPGA；
共享接口仲裁模块接收到请求信息后，若仅一路处理器请求访问，则对该路处理器进行授权；
当两个处理器同时访问eFPGA时，共享接口仲裁模块优先选择其中一个处理器进行访问，对优先访问的处理器进行授权，另一处理器进入请求等待状态，若等待时间超过1024个处理器时钟，则该处于等待状态的处理器取消请求，发出超时中断，供软件查询使用；
若当前获得授权的处理器有流水请求发出时，则保持eFPGA接口的控制权，至流水请求处理完毕，释放授权；
若两路处理器其一通过共享接口访问eFPGA异常时，将通过其片上总线产生复位将共享接口授权取消。
CN201711210739.5A 2017-11-27 2017-11-27 一种异构双核处理器访问eFPGA的控制电路 Active CN109840225B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711210739.5A CN109840225B (zh) 2017-11-27 2017-11-27 一种异构双核处理器访问eFPGA的控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711210739.5A CN109840225B (zh) 2017-11-27 2017-11-27 一种异构双核处理器访问eFPGA的控制电路

Publications (2)

Publication Number Publication Date
CN109840225A CN109840225A (zh) 2019-06-04
CN109840225B true CN109840225B (zh) 2023-06-09

Family

ID=66879319

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711210739.5A Active CN109840225B (zh) 2017-11-27 2017-11-27 一种异构双核处理器访问eFPGA的控制电路

Country Status (1)

Country Link
CN (1) CN109840225B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591290A (zh) * 2003-09-02 2005-03-09 华为技术有限公司 获取物理层芯片状态信息的方法及装置
WO2009147744A1 (ja) * 2008-06-06 2009-12-10 三菱電機株式会社 バス調停装置
US7743191B1 (en) * 2007-12-20 2010-06-22 Pmc-Sierra, Inc. On-chip shared memory based device architecture
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69230462T2 (de) * 1991-11-19 2000-08-03 Sun Microsystems Inc Arbitrierung des Multiprozessorzugriffs zu gemeinsamen Mitteln
JP2005346670A (ja) * 2004-06-07 2005-12-15 Canon Inc マルチプロセッサシステム、アクセス調停方法、タイムアウト制御方法、プログラム、画像処理装置、及び撮像装置
CN100375067C (zh) * 2005-10-28 2008-03-12 中国人民解放军国防科学技术大学 异构多核微处理器局部空间共享存储方法
CN1964285A (zh) * 2006-12-13 2007-05-16 杭州华为三康技术有限公司 具有双cpu的主控设备及实现方法
US9311011B2 (en) * 2013-08-07 2016-04-12 Qualcomm Incorporated Dynamic address negotiation for shared memory regions in heterogenous multiprocessor systems
US9501227B2 (en) * 2014-08-21 2016-11-22 Wisconsin Alumni Research Foundation Memory controller for heterogeneous computer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591290A (zh) * 2003-09-02 2005-03-09 华为技术有限公司 获取物理层芯片状态信息的方法及装置
US7743191B1 (en) * 2007-12-20 2010-06-22 Pmc-Sierra, Inc. On-chip shared memory based device architecture
WO2009147744A1 (ja) * 2008-06-06 2009-12-10 三菱電機株式会社 バス調停装置
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器

Also Published As

Publication number Publication date
CN109840225A (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
US6581124B1 (en) High performance internal bus for promoting design reuse in north bridge chips
US7475182B2 (en) System-on-a-chip mixed bus architecture
Lu et al. SAMBA-Bus: A high performance bus architecture for system-on-chips
US20020161978A1 (en) Multi-service system-on-chip including on-chip memory with multiple access path
US5469435A (en) Bus deadlock avoidance during master split-transactions
JPH0652096A (ja) データ処理システム内でアービタを用いてバス仲裁を実行する方法および装置
US9798686B2 (en) Slave side bus arbitration
JP3895005B2 (ja) 拡張カードの接続方法および拡張カードを接続可能なコンピュータ・システム
TWI489292B (zh) 資料空間仲裁器
JP3895006B2 (ja) 回路カード着脱時の電力制御機能を備えたシステム及び方法
US20040068603A1 (en) Reordering of requests between an initiator and the request queue of a bus controller
US6567881B1 (en) Method and apparatus for bridging a digital signal processor to a PCI bus
US20060224804A1 (en) Direct memory access for advanced high speed bus
KR100633773B1 (ko) 버스 시스템 및 버스 중재 방법
US6604159B1 (en) Data release to reduce latency in on-chip system bus
US9984014B2 (en) Semiconductor device
Deeksha et al. Effective design and implementation of AMBA AHB bus protocol using Verilog
WO2014169876A1 (zh) 一种总线仲裁方法及装置、存储介质
US6052754A (en) Centrally controlled interface scheme for promoting design reusable circuit blocks
US11599489B2 (en) Inter-die memory-bus transaction in a seamlessly integrated microcontroller chip
KR20120097831A (ko) 시스템 온 칩의 버스 시스템
CN109840225B (zh) 一种异构双核处理器访问eFPGA的控制电路
US8504756B2 (en) System, circuit and method for improving system-on-chip bandwidth performance for high latency peripheral read accesses
JP4499235B2 (ja) Ｐｃｉバス互換性を有するマスターおよびアービターと仲裁方法
WO2023103297A1 (zh) 一种优化ahb总线数据传输性能的系统、方法及服务器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20230621

Address after: Room S303, innovation building, No.25, Gaoxin 1st Road, Xi'an, Shaanxi 710054

Patentee after: XI'AN XIANGTENG MICROELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: No.15, Jinye 2nd Road, Xi'an, Shaanxi 710000

Patentee before: AVIC XI''AN AERONAUTICS COMPUTING TECHNIQUE RESEARCH INSTITUTE

TR01 Transfer of patent right