CN109817135A - 阵列基板及测试、成型方法、装置以及显示面板成型方法 - Google Patents

Abstract

本发明揭示了一种阵列基板及测试、成型方法、装置以及显示面板成型方法，阵列基板包括基板、位于基板上的若干像素电路及对应若干像素电路的若干测试图案，像素电路包括驱动单元，测试图案电连接至驱动单元，测试图案用于输出流经驱动单元的测试信号。本发明可以通过设置于阵列基板上的测试图案来获取测试信号，测试信号可用于检测像素电路是否存在缺陷，检测过程简单便捷。

Description

阵列基板及测试、成型方法、装置以及显示面板成型方法

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板及测试、成型方法、装置以及显示面板成型方法。

背景技术

当今，随着多媒体技术的发展和信息社会的来临，对电子设备的要求越来越高，电子设备例如显示设备、通信设备等等。

以显示设备为例，近年来，新出现了三种显示技术：等离子显示器、场发射显示器和有机电致发光显示器，均在一定程度上弥补了阴极射线管和液晶显示器的不足。

其中，有机电致发光显示器(Organic Light Emitting Devices，简称OLED)具有自主发光、低电压直流驱动、全固化、视角宽、颜色丰富等一系列的优点，与液晶显示器相比，有机电致发光显示器不需要背光源，视角大，功率低，其响应速度可达液晶显示器的1000倍，其制造成本却低于同等分辨率的液晶显示器。因此，有机电致发光显示器具有广阔的应用前景，被看作及赋竞争力的未来平板显示技术之一。

有机电致发光显示器通过具有不同颜色出射光的多个子像素来实现发光，而每个子像素均需要通过对应的像素电路来驱动以实现发光，因此，一个有机电致发光显示器会有数以万计甚至百万计的像素电路，如何有效测试该些像素电路便是一个很大的工程，而目前的测试技术不够便捷。

发明内容

本发明的目的在于提供一种能够实现便捷电学测试的阵列基板及测试、成型方法、装置以及显示面板成型方法。

为实现上述发明目的之一，本发明一实施方式提供一种阵列基板，包括基板、位于所述基板上的若干像素电路及对应若干像素电路的若干测试图案，所述像素电路包括驱动单元，所述测试图案电连接至所述驱动单元，所述测试图案用于输出流经所述驱动单元的测试信号。

作为本发明一实施方式的进一步改进，至少部分测试图案之间相互连接而形成测试图形串；优选地，若干像素电路形成驱动区域，所述测试图案位于所述驱动区域内。

作为本发明一实施方式的进一步改进，所述驱动单元包括驱动晶体管，所述测试图案电连接至所述驱动晶体管的漏极，连接所述驱动晶体管的漏极的金属层与测试图案之间具有绝缘层。

作为本发明一实施方式的进一步改进，所述像素电路还包括储能单元、充电通道及测试通道，所述储能单元连接所述驱动晶体管，所述充电通道连接所述储能单元，所述测试通道连接电源电压及所述驱动晶体管，所述电源电压用于生成测试信号，优选地，所述储能单元包括电容。

为实现上述发明目的之一，本发明一实施方式提供一种阵列基板的测试方法，包括步骤：

提供如上任意一项技术方案所述的阵列基板；

控制测试信号流经像素电路中的驱动单元；

经由测试图案获取测试信号；

根据所述测试信号判断所述像素电路是否存在缺陷。

作为本发明一实施方式的进一步改进，所述驱动单元包括驱动晶体管，所述像素电路还包括储能单元、充电通道及测试通道，优选地，所述储能单元包括电容，步骤“控制测试信号流经驱动单元”具体包括：

开启充电通道而对所述电容充电并开启所述驱动晶体管，优选地，开启第一充电通道而使得参考电压对所述电容充电，所述驱动晶体管被开启，而后开启第二充电通道而使得数据电压对所述电容充电；

开启测试通道而使得电源电压流经所述驱动晶体管；

优选地，步骤“根据所述测试信号判断所述像素电路是否存在缺陷”具体包括：

判断所述测试信号的值是否处于阈值范围内，若是，则所述像素电路不存在缺陷，若否，则所述像素电路存在缺陷。

为实现上述发明目的之一，本发明一实施方式提供一种用于测试如上任意一项技术方案所述的阵列基板的测试装置，所述测试装置包括相连的连接单元及处理单元，所述连接单元用于电连接所述测试图案并输出测试信号，所述处理单元用于根据所述测试信号判断所述阵列基板是否存在缺陷。

为实现上述发明目的之一，本发明一实施方式提供一种阵列基板的成型方法，包括步骤：

提供一基板；

于所述基板上形成若干像素电路，所述像素电路包括驱动单元，优选地，所述像素电路包括驱动晶体管；

形成电连接至所述驱动单元的测试图案，优选地，在金属层远离所述基板的一侧依次形成绝缘层及电连接至所述金属层的测试图案，所述金属层连接所述驱动晶体管的漏极，所述测试图案位于若干像素电路形成的驱动区域内。

为实现上述发明目的之一，本发明一实施方式提供一种显示面板的成型方法，包括步骤：

提供阵列基板；

蚀刻所述测试图案而形成第一电极，优选地，至少部分测试图案之间相互连接而形成测试图形串，该步骤具体为：蚀刻所述测试图形串而使得相连的测试图案之间断开并形成第一电极；

于第一电极远离所述基板的一侧形成发光功能层及第二电极。

为实现上述发明目的之一，本发明一实施方式提供一种显示面板的成型方法，包括步骤：

提供阵列基板；

去除所述测试图案；

形成电连接至所述驱动晶体管的漏极的第一电极；

于第一电极远离所述基板的一侧形成发光功能层及第二电极。

与现有技术相比，本发明的有益效果在于：本发明一实施方式可以通过设置于阵列基板上的测试图案来获取测试信号，测试信号可用于检测像素电路是否存在缺陷，检测过程简单便捷。

附图说明

图1是本发明一实施方式的显示面板的示意图；

图2是本发明一实施方式的阵列基板配合测试装置的示意图；

图3是本发明一实施方式的像素电路的示意图；

图4是本发明一实施方式的阵列基板的剖视图；

图5是本发明一实施方式的阵列基板的测试方法步骤图；

图6是本发明一实施方式的像素电路时序控制示意图；

图7是本发明一实施方式的测试装置的结构框图；

图8至图10是本发明一实施方式的测试结果示意图；

图11是本发明一实施方式的阵列基板的成型方法步骤图；

图12是本发明一实施方式的显示面板的成型方法步骤图；

图13是本发明一实施方式的显示面板部分结构示意图；

图14是本发明一实施方式的显示面板剖视图；

图15是本发明另一实施方式的显示面板的成型方法步骤图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

在本发明的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本发明的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。

空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位，例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”，因此，示例性术语“下方”可以囊括上方和下方这两种方位，设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1，本发明一实施方式提供一种显示装置，显示装置包括显示面板100。

这里，显示装置以有机电致发光显示面板为例，例如为主动式有机电致发光显示装置。

显示面板100包括阵列基板10及设置于阵列基板10上方且呈阵列排布的若干子像素20。

若干子像素20可以包括发出红光的红色子像素、发出绿光的绿色子像素及发出蓝光的蓝色子像素，但不以此为限，也可包含发出其他颜色光的子像素，如此，便可实现各种颜色的出射光。

结合图2至图3，阵列基板10包括基板11、位于基板11上的若干像素电路12及对应若干像素电路12的若干测试图案A。

若干像素电路12对应若干子像素20设置，也就是说，每一个像素电路12用于驱动一个对应的子像素20，以实现子像素20的发光。

参图3，为本实施方式的像素电路12的示意图，图3虚线框中显示的是后续于像素电路12中成型的发光二极管21，本实施方式的阵列基板10本身不包括发光二极管21。

子像素20包括发光二极管21，这里，发光二极管21可为有机发光二极管，当阵列基板10进一步成型为显示面板100时，像素电路12实际用于驱动发光二极管21发光。

阵列基板10包括沿行方向X延伸的水平控制线及沿列方向Y延伸的竖向控制线。

水平控制线可以是发出扫描信号Scan1、Scan2、Scan3等的扫描线、发出控制信号EM的控制线等。

竖向控制线可以是输出数据电压Vdata的数据线等，数据线输出的数据电压Vdata用于为该列对应的子像素20提供图像数据，例如包括用于携带给红色子像素红色数据信号的红色数据线、用于携带给绿色子像素绿色数据信号的绿色数据线以及用于携带给蓝色子像素蓝色数据信号的蓝色数据线。

这里，各个控制线可由集成电路控制，例如，水平控制线可由GIP(Gate in Panel，门面板)电路13控制，当然，水平控制线也可由GOA(Gate Driver on Array)电路控制，可根据实际情况而定。

在实际操作中，为了保证阵列基板10可以正常驱动若干子像素20，在制作完成阵列基板10之后，需要对阵列基板10上的像素电路12进行电学测试，如此，可以避免因为阵列基板10的缺陷而导致后续成型的显示面板100出现显示不均等缺陷。

在本实施方式中，像素电路12包括驱动单元121，测试图案A电连接至驱动单元121，测试图案A用于输出流经驱动单元121的测试信号S。

本实施方式可以通过设置于阵列基板10上的测试图案A来获取测试信号S，测试信号S可用于检测像素电路12是否存在缺陷，检测过程简单便捷。

结合图3，在一具体示例中，驱动单元121包括驱动晶体管T1，测试图案A电连接至驱动晶体管T1的漏极D，测试图案A可为金属材料制成。

像素电路12还包括储能单元122、充电通道L1、L2及测试通道L3。

储能单元122连接驱动晶体管T1，储能单元122可包括电容C1。

充电通道L1、L2连接储能单元122，充电通道L1、L2用于对电容C1充电并开启驱动晶体管T1。

测试通道L3连接电源电压VDD及驱动晶体管T1，测试通道L3用于使电源电压VDD流经驱动晶体管T1，电源电压VDD用于生成测试信号S。

需要说明的是，在其他实施例中，驱动单元121也可为其他结构。

另外，当第一部件描述为电连接至第二部件时，第一部件可以直接连接至第二部件，或者，第一部件经过一个或多个其他部件间接连接至第二部件，例如，“测试图案A电连接至驱动晶体管T1的漏极D”可以是指测试图案A直接连接驱动晶体管T1的漏极D，或者，测试图案A与驱动晶体管T1的漏极D之间还有其他结构，例如为开关晶体管，当该开关晶体管开启时，驱动晶体管T1的漏极D与测试图案A之间间接连通，其他部分的说明可以参考此处说明。

相对的，当第一部件描述为连接第二部件时，即第一部件直接连接第二部件，第一部件与第二部件之间没有其他部件，其他部分的说明可以参考此处说明。

这里，在制作完成阵列基板10之后，需要在驱动晶体管T1的漏极D电连接至发光二极管21而形成显示面板100，驱动晶体管T1的漏极D后续电连接至的是发光二极管21的第一电极211(一般为阳极)，也就是说，测试信号S模拟的实际为最终通过第一电极211流入发光二极管21的信号。

本实施方式的阵列基板10包括电连接至驱动晶体管T1的漏极D的测试图案A，像素电路12通过充电过程保持驱动晶体管T1处于开启状态，并使电源电压VDD流经驱动晶体管T1，再通过测试图案A获取流经驱动晶体管T1的测试信号S，该测试信号S用于进行像素电路12的电学测试，测试信号S实际为后续通过第一电极211流入发光二极管21的信号，即本实施方式通过模拟显示面板100的显示过程(即像素电路12充电而开启驱动晶体管T1，而后电源电压VDD流经驱动晶体管T1而驱动连接的发光二极管21发光的过程)来进行像素电路12的电学测试，从而使得像素电路12中的所有部分均被测试到，像素电路12的缺陷检出率高，且缺陷检出的可信度高，从而可大大提高工艺管控的时效性，且由于测试过程模拟的是显示面板100的显示过程，可大大提高阵列基板10测试阶段与后续发光二极管21点灯测试阶段的缺陷检测匹配度。

在本实施方式中，至少部分测试图案A之间相互连接而形成测试图形串B。

这里，位于同一列的测试图案A相互连接成一长条测试图形串B，如此，该列所有像素电路12的测试信号A均可通过该测试图形串B传递，大大简化了了测试流程及测试装置。

在本实施方式中，结合图3，以7T1C的像素电路12为例做说明。

像素电路12包括电容C1、驱动晶体管T1、第二开关晶体管T2、第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T5、第六开关晶体管T6及第七开关晶体管T7，且像素电路12用于接收第一扫描信号Scan1、第二扫描信号Scan2、第三扫描信号Scan3、数据电压Vdata、控制信号EM、电源电压VDD、参考电压Vref(或初始电压Vinit)。

需要说明的是，本实施方式的所有晶体管为PMOS晶体管，当驱动信号(包括第一扫描信号Scan1、第二扫描信号Scan2、第三扫描信号Scan3及控制信号EM)为低电平时，对应的晶体管将被开启，数据电压Vdata及电源电压VDD为正电压，参考电压Vref为负电压。

结合图4，在本实施方式中，连接驱动晶体管T1的漏极D的金属层123与测试图案A之间具有绝缘层124，也就是说，金属层123与测试图案A位于不同的层，测试图案A贯穿部分绝缘层124而导通金属层123，即此时测试图案A电连接至驱动晶体管T1的漏极D。

另外，若干像素电路12形成驱动区域P(参考图2)，驱动区域P也可描述为显示面板100的显示区域。

测试图案A位于驱动区域P内，也就是说，该些测试图案A的形成区域未超出显示面板100的显示区域。

下面，将结合图5及图6详细介绍本实施方式的阵列基板10的测试方法。

本实施方式的阵列基板10的测试方法包括如下步骤：

S1：提供如上的阵列基板10；

这里，阵列基板10包括电连接至驱动晶体管T1的漏极D的测试图案A，具体的，测试图案A实际连接的是第六开关晶体管T6的漏极D及第七开关晶体管T7的漏极。

S2：控制测试信号S流经像素电路12中的驱动单元121；

这里，驱动单元121以驱动晶体管T1为例。

具体的，步骤S2为：开启充电通道L1、L2而对电容C1充电并开启驱动晶体管T1；开启测试通道L3而使得电源电压VDD流经驱动晶体管T1。

这里，充电通道包括第一充电通道L1及第二充电通道L2，步骤S2包括：开启第一充电通道L1而使得参考电压Vref对电容C1充电，驱动晶体管T1被开启，而后开启第二充电通道L2而使得数据电压Vdata对电容C1充电。

也就是说，当阵列基板10处于第一充电阶段M1时，第一扫描信号Scan1为低电平、第二扫描信号Scan2、第三扫描信号Scan3及控制信号EM均为高电平，第四开关晶体管T4被开启，参考电压Vref通过第四开关晶体管T4而对电容C1进行充电(即第一充电通道L1开启)，此时，参考电压Vref也可传输至驱动晶体管T1的栅极G，驱动晶体管T1被开启。

当阵列基板10处于第二充电阶段M2时，第二扫描信号Scan2、第三扫描信号Scan3为低电平，第一扫描信号Scan1及控制信号EM均为高电平，第二开关晶体管T2、第三开关晶体管T3及第七开关晶体管T7被开启，数据电压Vdata依次经过第二开关晶体管T2、驱动晶体管T1及第三开关晶体管T3而对电容C1进行二次充电(即第二充电通道L2开启)。

需要说明的是，此时数据电压Vdata对电容C1充电，使得电容C1中有足够多的电量，进而可以使得连接电容C1的驱动晶体管T1保持在开启状态。

此时，参考电压Vref通过第七开关晶体管T7传输至第六开关晶体管T6的漏极D(亦即后续发光二极管21的第一电极211)，即此时初始化发光二极管21的第一电极211，这里，可以通过测试图案A来获取流经第七开关晶体管T7的参考电压Vref，若获取到显示为负电压的参考电压Vref，则第七开关晶体管T7不存在缺陷，否则，第七开关晶体管T7存在缺陷。

可以理解的，第三扫描信号Scan3也可在第一充电阶段M1时开启，即在第一充电阶段M1时，参考电压Vref通过第七开关晶体管T7传输至第六开关晶体管T6的漏极D而实现初始化。

另外，当阵列基板10处于测试阶段M3时，控制信号EM为低电平，第一扫描信号Scan1、第二扫描信号Scan2及第三扫描信号Scan3均为高电平，第五开关晶体管T5被开启，电源电压VDD依次经过第五开关晶体管T5、驱动晶体管T1及第六开关晶体管T6而传递至测试图案A。

S3：经由测试图案A获取测试信号S；

这里，测试信号S较佳为测试电流，但不以此为限，最终获取的测试信号S也可为测试电压等。

S4：根据测试信号S判断像素电路12是否存在缺陷。

步骤S4具体可为：判断测试信号S的值是否处于阈值范围内，若是，则像素电路12不存在缺陷，若否，则像素电路12存在缺陷。

需要说明的是，阈值范围的值与电源电压VDD有关，根据不同的电源电压VDD，可设置不同的阈值范围，当然，随着测试环境、像素电路12等的变化，阈值范围也可做相应变化，具体可根据实际情况而定。

本实施方式的阵列基板10的测试方法通过流经驱动晶体管T1的测试信号S来进行像素电路12的电学测试，测试信号S实际为后续通过第一电极211流入发光二极管21的信号，即本实施方式通过模拟显示面板100的显示过程来进行像素电路12的电学测试，从而使得像素电路12中的所有部分均被测试到，像素电路12的缺陷检出率高，且缺陷检出的可信度高，从而可大大提高工艺管控的时效性，且由于测试过程模拟的是显示面板100的显示过程，可大大提高阵列基板10测试阶段与后续发光二极管21点灯测试阶段的缺陷检测匹配度。

另外，本实施方式的像素电路12对电容C1进行两次充电，使得电容C1中存储足够多的电量，进而保证连接电容C1的驱动晶体管T1在测试阶段M3保持在完全开启状态，电源电压VDD可以畅通无阻地流过驱动晶体管T1，如此，获取的测试信号S更加准确可靠。

可以理解的，本实施方式的测试方法不仅适用于上述像素电路12，也可使用于其他像素电路。

结合图7，本实施方式还提供一种阵列基板10的测试装置30，测试装置30包括相连的连接单元31及处理单元32，连接单元31用于电连接测试图案A并输出测试信号S，处理单元32用于根据测试信号S判断阵列基板10是否存在缺陷。

具体的，连接单元31为连接端子，连接单元31位于驱动区域P的外部(例如对应显示面板100的非显示区)。

测试装置30还包括插针组件33，插针组件33可以包括相连的插针331及引线332(参考图2)，插针331用于接触连接单元31而获取测试信号S，引线332用于连接插针331及处理单元32而将测试信号S传递至处理单元32。

处理单元32例如为外接的终端设备，处理单元32将测试信号S的值与阈值范围作比较以判断对应的像素电路12是否存在缺陷。

本实施方式中位于同一列的测试图案A相互连接成一长条测试图形串B，一长条测试图形串B连接一个连接单元31，当该列的像素电路12依次被扫描信号扫描开启后，该列像素电路12输出的所有测试信号S可通过该测试图形串B及对应的连接单元31依次传输至处理单元32中，如此，可大大简化测试信号S的引出结构，也就是说，此时仅需设置一排连接单元31便可实现所有像素电路12的测试信号S的传递。

当然，测试图形串B并不以沿列方向Y延伸为限，测试图形串B也可为其他形式。

另外，测试装置30还可以包括数据输出单元34，数据输出单元34可用于为数据线、扫描线等提供输入信号，例如，数据输出单元34用于连接GIP电路13而提供扫描信号Scan1、Scan2、Scan3、控制信号EM等。

这里，可以在GIP电路13远离像素电路12的一侧设置第一信号端子341(参考图2)，数据输出单元34通过第一信号端子341而将相关数据输入至GIP电路13。

同样的，数据线远离像素电路12的一侧也可设置第二信号端子342，数据输出单元34通过第二信号端子342而将相关数据输入至数据线。

实际情况中，由于线与线之间的间距较小，无法实现一个信号端子(第一信号端子341或第二信号端子342)连接一根线路(GIP电路13中的电线或数据线)，此时，可以在信号端子与对应的线路之间设置多路分配器343或选择开关等，如此，便可实现各条线路的随机选择。

可以理解的，在测试结束之后，可将第一信号端子341、第二信号端子342等结构去除，但不以此为限。

结合图8至图10，为处理单元32示意的测试信号S的测试结果。

以最左侧的一列像素电路12为例做说明，为方便说明，根据像素电路12于行方向X及列方向Y处的位置，该列像素电路12由上向下依次定义为像素电路X1Y1、像素电路X1Y2、像素电路X1Y3、像素电路X1Y4、像素电路X1Y5及像素电路X1Y6，且像素电路X1Y1输出的测试信号为S1，像素电路X1Y2输出的测试信号为S2，像素电路X1Y3输出的测试信号为S3，像素电路X1Y4输出的测试信号为S4，像素电路X1Y5输出的测试信号为S5，像素电路X1Y6输出的测试信号为S6。

参图8，若测试信号S1至S6的波形均正常，则说明该列像素电路12均无缺陷；参图9，若测试信号S4的波形出现异常，而其他测试信号的波形正常，则说明此时像素电路X1Y4存在缺陷，其他像素电路12均无缺陷；参图10，若测试信号S1至S6的波形均出现异常，则说明极有可能是对应该列像素电路12的数据线存在异常。

同样的，当同一行的测试信号S均出现异常时，则说明极有可能是对应该行像素电路12的扫描线(或控制线)存在异常。

如此，便可根据处理单元32输出的测试信号S的波形准确获取像素电路12的情况，像素电路12的缺陷检出率高，且缺陷检出的可信度高，从而可大大提高工艺管控的时效性。

本发明一实施方式还提供一种阵列基板10的成型方法，结合前述阵列基板10的说明及图11，阵列基板10的成型方法包括步骤：

提供一基板10；

于基板10上形成若干像素电路12，像素电路12包括驱动单元121。

这里，像素电路12包括驱动晶体管T1，另外，像素电路12还包括电容C1、用于对电容C1充电并开启驱动晶体管T1的充电通道L1、L2以及用于使电源电压VDD流经驱动晶体管T1的测试通道L3；

形成电连接至驱动单元121的测试图案A。

具体的，形成电连接至驱动晶体管T1的漏极D的测试图案A。

实际操作中，在金属层123远离基板11的一侧依次形成绝缘层124及电连接至金属层123的测试图案A，金属层123连接驱动晶体管T1的漏极D，测试图案A位于若干像素电路12形成的驱动区域P内。

本实施方式的成型方法获取的阵列基板10包括电连接至驱动晶体管T1的漏极D的测试图案A，像素电路12通过充电过程保持驱动晶体管T1处于开启状态，并使电源电压VDD流经驱动晶体管T1，再通过测试图案A获取流经驱动晶体管T1的测试信号S，该测试信号S用于进行像素电路12的电学测试，测试信号S实际为后续通过第一电极211流入发光二极管21的信号，即本实施方式通过模拟显示面板100的显示过程来进行像素电路12的电学测试，从而使得像素电路12中的所有部分均被测试到，像素电路12的缺陷检出率高，且缺陷检出的可信度高，从而可大大提高工艺管控的时效性，且由于测试过程模拟的是显示面板100的显示过程，可大大提高阵列基板10测试阶段与后续发光二极管21点灯测试阶段的缺陷检测匹配度。

阵列基板10的成型方法的其他说明可以参考前述阵列基板10、阵列基板10的测试方法、阵列基板10的测试装置30的说明，在此不再赘述。

本发明一实施方式还提供一种显示面板100的成型方法，结合前述阵列基板10及显示面板100的说明以及图12至图14，显示面板100的成型方法包括步骤：

提供阵列基板10；

蚀刻测试图案A而形成第一电极211；

于第一电极211远离基板11的一侧形成发光功能层212及第二电极213(一般为阴极)。

此时，第一电极211、发光功能层212及第二电极213配合形成发光二极管21。

需要说明的是，发光功能层212可以包括洞穴注射层、有机发射器、电子传送层等等，电子和空穴分别从阴极和阳极注射入发光功能层212中，并在发光功能层212中复合形成激发态，而后激发态衰减而实现发光。

当然，显示面板100的成型方法还包括形成其他结构，例如封装层、绝缘层等等。

本实施方式可以通过曝光显影蚀刻工艺对测试图案A进行进一步操作而形成第一电极211，测试图案A不仅可以作为测试信号S的输出载体，还可在显示面板100成型阶段进一步成型为第一电极211，提高了测试图案A的利用率。

在本实施方式中，当至少部分测试图案A之间相互连接而形成测试图形串B时，步骤“蚀刻测试图案A而形成第一电极211”具体包括：

蚀刻测试图形串B而使得相连的测试图案A之间断开并形成第一电极211。

也就是说，在阵列基板10电学测试阶段，电连接至驱动晶体管T1漏极D的是测试图形串B，而后进入显示面板100成型阶段时，仅需将测试图形串B断开便可获取与像素电路12一一对应的测试图案A，此时的像素图形层A可以作为第一电极211。

在另一实施方式中，结合图15，显示面板100的成型方法包括步骤：

提供阵列基板10；

去除测试图案A；

形成电连接至驱动晶体管T1的漏极D的第一电极211；

于第一电极211远离基板11的一侧形成发光功能层212及第二电极213。

在本实施方式中，测试图案A并不能直接作为形成第一电极211的金属层，因此，在阵列基板10电学测试完成之后，需要先将测试图案A去除，而后再在去除测试图案A的阵列基板10的基础上依次成型第一电极211、发光功能层212及第二电极213，如此，显示面板100可以通过常规工艺成型。

综上，本实施方式的阵列基板10包括电连接至驱动晶体管T1的漏极D的测试图案A，像素电路12通过充电过程保持驱动晶体管T1处于开启状态，并使电源电压VDD流经驱动晶体管T1，再通过测试图案A获取流经驱动晶体管T1的测试信号S，该测试信号S用于进行像素电路12的电学测试，测试信号S实际为后续通过第一电极211流入发光二极管21的信号，即本实施方式通过模拟显示面板100的显示过程来进行像素电路12的电学测试，从而使得像素电路12中的所有部分均被测试到，像素电路12的缺陷检出率高，且缺陷检出的可信度高，从而可大大提高工艺管控的时效性，且由于测试过程模拟的是显示面板100的显示过程，可大大提高阵列基板10测试阶段与后续发光二极管21点灯测试阶段的缺陷检测匹配度。

另外，本实施方式的像素电路12对电容C1进行两次充电，使得电容C1中存储足够多的电量，进而保证连接电容C1的驱动晶体管T1在测试阶段M3保持在完全开启状态，电源电压VDD可以畅通无阻地流过驱动晶体管T1，如此，获取的测试信号S更加准确可靠。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种阵列基板，其特征在于，包括基板、位于所述基板上的若干像素电路及对应若干像素电路的若干测试图案，所述像素电路包括驱动单元，所述测试图案电连接至所述驱动单元，所述测试图案用于输出流经所述驱动单元的测试信号。

2.根据权利要求1所述的阵列基板，其特征在于，至少部分测试图案之间相互连接而形成测试图形串；优选地，若干像素电路形成驱动区域，所述测试图案位于所述驱动区域内。

3.根据权利要求1所述的阵列基板，其特征在于，所述驱动单元包括驱动晶体管，所述测试图案电连接至所述驱动晶体管的漏极，连接所述驱动晶体管的漏极的金属层与测试图案之间具有绝缘层。

4.根据权利要求3所述的阵列基板，其特征在于，所述像素电路还包括储能单元、充电通道及测试通道，所述储能单元连接所述驱动晶体管，所述充电通道连接所述储能单元，所述测试通道连接电源电压及所述驱动晶体管，所述电源电压用于生成测试信号，优选地，所述储能单元包括电容。

5.一种阵列基板的测试方法，其特征在于，包括步骤：

提供如权利要求1-4中任意一项所述的阵列基板；

控制测试信号流经像素电路中的驱动单元；

经由测试图案获取测试信号；

根据所述测试信号判断所述像素电路是否存在缺陷。

6.根据权利要求5所述的阵列基板的测试方法，其特征在于，所述驱动单元包括驱动晶体管，所述像素电路还包括储能单元、充电通道及测试通道，优选地，所述储能单元包括电容，步骤“控制测试信号流经驱动单元”具体包括：

开启充电通道而对所述电容充电并开启所述驱动晶体管，优选地，开启第一充电通道而使得参考电压对所述电容充电，所述驱动晶体管被开启，而后开启第二充电通道而使得数据电压对所述电容充电；

开启测试通道而使得电源电压流经所述驱动晶体管；

优选地，步骤“根据所述测试信号判断所述像素电路是否存在缺陷”具体包括：

判断所述测试信号的值是否处于阈值范围内，若是，则所述像素电路不存在缺陷，若否，则所述像素电路存在缺陷。

7.一种用于测试如权利要求1-4中任意一项所述的阵列基板的测试装置，其特征在于，所述测试装置包括相连的连接单元及处理单元，所述连接单元用于电连接所述测试图案并输出测试信号，所述处理单元用于根据所述测试信号判断所述阵列基板是否存在缺陷。

8.一种阵列基板的成型方法，其特征在于，包括步骤：

提供一基板；

于所述基板上形成若干像素电路，所述像素电路包括驱动单元，优选地，所述像素电路包括驱动晶体管；

形成电连接至所述驱动单元的测试图案，优选地，在金属层远离所述基板的一侧依次形成绝缘层及电连接至所述金属层的测试图案，所述金属层连接所述驱动晶体管的漏极，所述测试图案位于若干像素电路形成的驱动区域内。

9.一种显示面板的成型方法，其特征在于，包括步骤：

提供根据权利要求8所述的方法获取的阵列基板；

蚀刻所述测试图案而形成第一电极，优选地，至少部分测试图案之间相互连接而形成测试图形串，该步骤具体为：蚀刻所述测试图形串而使得相连的测试图案之间断开并形成第一电极；

于第一电极远离所述基板的一侧形成发光功能层及第二电极。

10.一种显示面板的成型方法，其特征在于，包括步骤：

提供根据权利要求8所述的方法获取的阵列基板；

去除所述测试图案；

形成电连接至所述驱动晶体管的漏极的第一电极；

于第一电极远离所述基板的一侧形成发光功能层及第二电极。