CN109799862B - 一种带隙基准电压源 - Google Patents

Abstract

本发明公开了一种带隙基准电压源，包括前置一阶带隙基准电路、第一放大电路、核心一阶带隙基准电路和第二放大电路；所述前置一阶带隙基准电路，用于产生内部偏置电压；所述前置一阶带隙基准电路的输出与第一放大电路的输入连接，第一放大电路输出内部电源电压为核心一阶带隙基准电路供电；所述前置一阶带隙基准电路的内部偏置电压输出至核心一阶带隙基准电路，核心一阶带隙基准电路的输出连接第二放大电路的输入，第二放大电路输出带隙电压。本发明采用两级运算放大电路和两个带隙基准电路的级联来实现3.3V高输出电压和低线性调整率，通过放大电路和功率LDMOS管整列实现30mA大输出电流和低负载调整率。

Description

一种带隙基准电压源

技术领域

本发明属于基准电压源领域，具体涉及一种带隙基准电压源。

背景技术

电压基准是集成电路的一个重要门类，也可以作为集成电路中的一个单元。对电压基准的基本要求是输出电压随集成电路制造工艺、温度、电源电压和驱动负载等因素的变化而变化的幅度尽可能小。1971年Wildlar首次提出了带隙基准电路结构，这是能够满足以上要求的最常见的解决方案，目前业界对电压基准的研究主要针对以上要求而展开。

另外，由于电压基准经常被用作大规模集成电路中的一个单元，因此采用兼容性好的CMOS工艺设计的电压基准尤其被关注；普通带隙基准输出电压只能是1.25V左右(约等于硅禁带能隙)，难以实现较高电压的输出；普通带隙基准也不具备电流驱动能力，即不能输出电流并驱动阻性负载。

发明内容

本发明的目的在于针对上述存在的问题和不足，提出一种带隙基准电压源，采用两级带隙基准电路的级联，实现较高带隙电压输出和大电流驱动(最高输出30mA电流)，同时，保证输出电压的低温度系数、低线性调整率和低负载调整率。

为了实现上述目的，本发明采用的技术方案是：一种带隙基准电压源，包括前置一阶带隙基准电路、第一放大电路、核心一阶带隙基准电路和第二放大电路；

所述前置一阶带隙基准电路包括偏置电压产生模块、前置启动模块和前置一阶带隙模块，偏置电压产生模块用于为前置一阶带隙模块输出偏置信号，前置启动模块用于为前置一阶带隙模块输出启动信号，前置一阶带隙模块用于输出内部偏置电压；

所述第一放大电路包括第一运放模块和第一采样反馈模块，前置一阶带隙模块输出的内部偏置电压与第一运放模块的一输入端连接，第一运放模块的输出经第一采样反馈模块反馈至第一运放模块的另一输入端，第一运放模块输出内部电源电压；

所述核心一阶带隙基准电路包括依次连接的核心启动模块、核心一阶带隙模块和曲率补偿模块，第一运放模块输出的内部电源电压分别为核心启动模块、核心一阶带隙模块和曲率补偿模块供电，核心启动模块为核心一阶带隙模块输出启动信号，前置一阶带隙模块为核心一阶带隙模块输出内部偏置电压，核心一阶带隙模块为曲率补偿模块输出基准电压信号，曲率补偿模块用于输出经曲率补偿后的基准电压；

所述第二放大电路包括第二运放模块和第二采样反馈模块，曲率补偿模块的输出连接第二运放模板的一输入端，第二运放模块的输出经第二采样反馈模块反馈至第二运放模块的另一输入端，第二运放模块输出带隙基准电压。

进一步地完善上述技术方案，所述前置一阶带隙模块，由3个三极管、7个PMOS管、6个NMOS管、4个电容和3个电阻组成；

电容C2的正极连接PMOS管P2的源极，电容C2的负极分别连接PMOS管P2的栅极和PMOS管P5的漏极；PMOS管P2的源极连接PMOS管P3的源极，PMOS管P2的漏极连接NMOS管N3的漏极；PMOS管P3的栅极分别连接PMOS管P3的漏极、PMOS管P4的栅极和电容C3的负极，电容C3的正极分别连接PMOS管P3的源极和PMOS管P4的源极，PMOS管P3的漏极分别连接NMOS管N3的栅极和NMOS管N4的漏极；PMOS管P4的源极连接PMOS管P5的源极，PMOS管P4的漏极分别连接NMOS管N5的漏极和NMOS管N6的栅极；PMOS管P5的源极连接PMOS管P6的源极，PMOS管P5的漏极分别连接PMOS管P5的栅极和NMOS管N6的漏极；电容C4的正极分别连接PMOS管P6的源极和PMOS管P7的源极，电容C4的负极分别连接PMOS管P6的栅极和PMOS管P7的栅极；PMOS管P6的漏极分别连接NMOS管N4的栅极和电阻R2的一端，电阻R2的另一端连接三极管Q7的集电极；电容C5的正极分别连接PMOS管P7的源极和PMOS管P8的源极；PMOS管P7的漏极分别连接NMOS管N5的栅极和三极管Q8的集电极；PMOS管P8漏极连接电阻R3的一端，电阻R3的另一端连接三极管Q9的发射极，三极管Q9的基极和集电极均接地；NMOS管N3的源极分别连接NMOS管N6的源极和NMOS管N8的漏极；NMOS管N4的源极分别连接NMOS管N5的源极和NMOS管N7的漏极；NMOS管N7的源极和NMOS管N8的源极接地；三极管Q7的基极与三极管Q7的集电极连接，三极管Q7的发射极分别连接三极管Q8的发射极和电阻R4的一端，电阻R4的另一端接地；三极管Q8的基极与三极管Q8的集电极连接；三极管Q9的发射极输出内部偏置电压net400。

进一步地，所述第一放大电路或第二放大电路包括1个运算放大器、2个电阻和1个功率LDMOS管；在第一放大电路中，前置一阶带隙模块输出的内部偏置电压连接至运算放大器OPA的反向输入端，运算放大器OPA的输出端连接功率LDPMOS管Pa的栅极，功率LDPMOS管Pa的源极接电源，功率LDPMOS管Pa的漏极连接电阻Ra的一端，Ra的另一端分别连接运算放大器OPA的正向输入端和电阻Rb的一端，电阻Rb的另一端接地，LDPMOS管Pa的漏极输出内部电源电压net418。

进一步地，所述曲率补偿模块，由5个PMOS管、3个NMOS管、3个三极管和3个电阻组成；

PMOS管P16的源极输出net47分别与PMOS管P17的栅极和PMOS管P18的栅极连接；PMOS管P17的源极分别连接PMOS管P21的源极和电阻R7的一端，电阻R7的另一端分别连接PMOS管P21的栅极和NMOS管N16的漏极，PMOS管P17的漏极分别连接NMOS管N15的栅极、NMOS管N15的漏极和NMOS管N16的栅极；PMOS管P18的源极分别连接PMOS管P21的源极和PMOS管P20的源极，PMOS管P18的漏极分别连接PMOS管P20的漏极、PMOS管P21的漏极和电阻R8的一端连接，电阻R8的另一端连接三极管Q12的集电极；电阻R6的一端分别与PMOS管P20的源极和PMOS管P19的源极连接，电阻R6的另一端分别连接PMOS管P20的栅极和NMOS管N17的漏极连接；PMOS管P19的源极连接内部电源电压net418，PMOS管P19的漏极分别与PMOS管P19的栅极、NMOS管N17的栅极、三极管Q13的基极和三极管Q13的集电极连接；NMOS管N15的源极接地；NMOS管N16的源极接地；三极管Q12的基极与三极管Q12的集电极连接，三极管Q12的发射极接地；NMOS管N17的源极接地；三极管Q13的发射极与三极管Q14的发射极连接，三极管Q14的基极和集电极均接地；PMOS管P20的漏极输出基准电压net144。

进一步地，还包括睡眠保护电路，所述睡眠保护电路包括偏置电流产生模块和限流模块，第一运放模块输出的内部电源电压为偏置电流产生模块供电，偏置电流产生模块为限流模块输出偏置电流信号，限流模块为第二运放模块输出限流信号。

进一步地，所述偏置电流产生模块由6个PMOS管、7个NMOS管、3个三极管和2个电阻组成；

PMOS管P22的栅极分别连接PMOS管P23的栅极、PMOS管P24的栅极和NMOS管N18的漏极，PMOS管P22的源极连接内部电源电压net418，PMOS管P22的漏极分别连接PMOS管P22的栅极和NMOS管N20的漏极；PMOS管P23的源极分别与PMOS管P22的源极和PMOS管P24的源极连接，PMOS管P23的漏极分别与NMOS管N18的源极和NMOS管N21的漏极连接；PMOS管P24的源极与PMOS管P25的源极连接，PMOS管P24的漏极分别连接PMOS管P25的漏极和NMOS管N24的漏极；PMOS管P25的源极连接PMOS管P26的源极，PMOS管P25的栅极分别连接PMOS管P26的漏极和NMOS管N22的漏极；PMOS管P26的源极连接PMOS管P27的源极，PMOS管P26的栅极分别连接PMOS管P27的栅极、PMOS管P26的漏极和NMOS管N19的漏极；PMOS管P27的漏极分别连接NMOS管N19的源极和NMOS管N23的漏极；

NMOS管N18的源极分别连接NMOS管N18的栅极和NMOS管N20的栅极；NMOS管N19的源极分别连接NMOS管N19的栅极和NMOS管N22的栅极；NMOS管N20的栅极连接NMOS管N21的栅极，NMOS管N20的源极连接电阻R9的一端，电阻R9的另一端连接三极管Q15的发射极，三极管Q15的基极和集电极均接地；NMOS管N21的源极连接三极管Q16的发射极，三极管Q16的基极和集电极均接地；NMOS管N22的栅极连接NMOS管N23的栅极，NMOS管N22的源极连接电阻R10的一端，电阻R10的另一端接地；NMOS管N23的源极连接三极管Q17的发射极，三极管Q17的基极和集电极均接地；NMOS管N24的栅极连接NMOS管N24的漏极，NMOS管N24的源极接地，NMOS管N24的漏极输出偏置电流信号。

本发明的有益效果：(1)本发明采用两级运算放大电路和两个带隙基准电路的级联来实现3.3V带隙电压输出，实现了较高输出电压、30mA输出大电流驱动、低线性调整率和低负载调整率。

(2)本发明的前置一阶带隙模块采用两级差分运算放大器结构，通过该结构改进了运放增益，从而保证了前置一阶带隙输出电压的电源抑制比；同时，在三极管Q7和三极管Q8的发射极增加了电阻R4，由于电阻R4的增加，保证了采用高压器件工艺的运放输入级电压，从而保证了前置一阶带隙输出电压的精度。

(3)本发明的第一放大电路和第二放大电路基于高增益运放，采用比例采样和负反馈的方式来实现指定电压的输出和输出电流；由于是电压采样反馈，输出电流可以任意变化而不会改变输出电压值，这就实现了在输出稳定电压的同时输出稳定电流；同时，采用了P型功率LDMOS管，保证了输出电流和输出电压的工作范围。

(4)本发明由于输出电压通过采样反馈放大，输出电压的温漂也会变大；于是，本发明在核心一阶带隙基准电路中引入了曲率补偿模块，来保证输出电压的温度性，实现低温度系数。

(5)本发明还设置有睡眠保护电路，利用睡眠模式信号进行限流，从而控制第二放大电路中运放的工作模式；通过电流分配，使得运放在一定电流范围内工作，超出该范围时运放进入睡眠模式，实现本装置的低功耗。

附图说明

图1为本发明整体电路框图；

图2为图1中前置一阶带隙基准电路具体电路图；

图3为图1中第一放大电路具体电路图；

图4为图3的详细电路图；

图5为图1中核心一阶带隙基准电路具体电路图；

图6为图1曲率补偿模块具体电路图；

图7为图1中睡眠保护电路具体电路图；

图8为本发明经曲率补偿后输出电压温度特性曲线仿真图；

图9为本发明线性调整率仿真图；

图10为本发明输出电压、电流曲线和负载调整率仿真图；

具体实施方式

为使本发明创造的内容更加清楚，下面结合附图，对本发明创造的具体实施方式作进一步详细描述。应当注意，为了清楚的目的，附图和说明中省略了与本发明创造无关的、本领域普通技术人员已知的部件的表示和描述。

实施例1：

本发明提供的带隙基准电压源，如图1所示，包括前置一阶带隙基准电路、第一放大电路、核心一阶带隙基准电路和第二放大电路。

所述前置一阶带隙基准电路包括偏置电压产生模块、前置启动模块和前置一阶带隙模块，偏置电压产生模块用于为前置一阶带隙模块输出偏置信号，前置启动模块用于为前置一阶带隙模块输出启动信号，前置一阶带隙模块用于输出内部偏置电压；

所述第一放大电路包括第一运放模块和第一采样反馈模块，前置一阶带隙模块输出的内部偏置电压与第一运放模块的一输入端连接，第一运放模块的输出经第一采样反馈模块反馈至第一运放模块的另一输入端，第一运放模块输出内部电源电压；

所述核心一阶带隙基准电路包括依次连接的核心启动模块、核心一阶带隙模块和曲率补偿模块，第一运放模块输出的内部电源电压分别为核心启动模块、核心一阶带隙模块和曲率补偿模块供电，核心启动模块为核心一阶带隙模块输出启动信号，前置一阶带隙模块为核心一阶带隙模块输出内部偏置电压，核心一阶带隙模块为曲率补偿模块输出基准电压信号，曲率补偿模块用于输出经曲率补偿后的基准电压；

所述第二放大电路包括第二运放模块和第二采样反馈模块，曲率补偿模块的输出连接第二运放模板的一输入端，第二运放模块的输出经第二采样反馈模块反馈至第二运放模块的另一输入端，第二运放模块输出带隙基准电压。

如图2所示，所述前置一阶带隙基准电路包括：

偏置电压产生模块，由7个三极管、3个NMOS管、2个电阻和1个电容组成；三极管Q0的基极与三极管Q1的基极连接，三极管Q0的发射极分别与三极管Q1的发射极和三极管Q2的发射极连接，三极管Q0的集电极分别与三极管Q0的基极、三极管Q2的基极和三极管Q3的发射极连接；三极管Q1的集电极与三极管Q4的发射极连接；三极管Q2的集电极与三极管Q5的发射极连接；三极管Q3的基极分别与三极管Q3的集电极、三极管Q4的基极、三极管Q5的基极和NMOS管N0的漏极连接，三极管Q3的集电极还与NMOS管N1的漏极连接；三极管Q4的集电极与NMOS管N2的漏极连接；三极管Q5的基极与NMOS管N0的漏极连接，三极管Q5的集电极连接电阻R1的一端，电阻R1的另一端接地；NMOS管N0的源极分别连接NMOS管N0的栅极、NMOS管N1的栅极和NMOS管N2的栅极；NMOS管N1的栅极与电容C0的一端连接，电容C0的另一端接地，NMOS管N1的源极连接电阻R0的一端，电阻R0的另一端接地；NMOS管N2的源极连接三极管Q6的发射极，三极管Q6的基极和三极管Q6的集电极接地；三极管Q5的集电极输出偏置信号net394；

前置启动模块，由2个PMOS管和1个电容组成；PMOS管P0的栅极接地，PMOS管P0的源极连接三极管Q2的发射极，PMOS管P0的漏极分别连接PMOS管P1的栅极和电容C1的正极，电容C1的负极接地；

前置一阶带隙模块，由3个三极管、7个PMOS管、6个NMOS管、4个电容和3个电阻组成；PMOS管P1的源极分别连接PMOS管P2的漏极、PMOS管P6的栅极、PMOS管P7的栅极、电容C5的负极和PMOS管P8的栅极，PMOS管P1的漏极分别连接三极管Q8的集电极；三极管Q5的集电极分别连接NMOS管N7的栅极和NMOS管N8的栅极；电容C2的正极分别连接PMOS管P0的源极和PMOS管P2的源极，电容C2的负极分别连接PMOS管P2的栅极和PMOS管P5的漏极；PMOS管P2的源极连接PMOS管P3的源极，PMOS管P2的漏极连接NMOS管N3的漏极；PMOS管P3的栅极分别连接PMOS管P3的漏极、PMOS管P4的栅极和电容C3的负极，电容C3的正极分别连接PMOS管P3的源极和PMOS管P4的源极，PMOS管P3的漏极分别连接NMOS管N3的栅极和NMOS管N4的漏极；PMOS管P4的源极连接PMOS管P5的源极，PMOS管P4的漏极分别连接NMOS管N5的漏极和NMOS管N6的栅极；PMOS管P5的源极连接PMOS管P6的源极，PMOS管P5的漏极分别连接PMOS管P5的栅极和NMOS管N6的漏极；电容C4的正极分别连接PMOS管P6的源极和PMOS管P7的源极，电容C4的负极分别连接PMOS管P6的栅极和PMOS管P7的栅极；PMOS管P6的漏极分别连接NMOS管N4的栅极和电阻R2的一端，电阻R2的另一端连接三极管Q7的集电极；电容C5的正极分别连接PMOS管P7的源极和PMOS管P8的源极；PMOS管P7的漏极分别连接NMOS管N5的栅极和三极管Q8的集电极；PMOS管P8漏极连接电阻R3的一端，电阻R3的另一端连接三极管Q9的发射极，三极管Q9的基极和集电极均接地；NMOS管N3的源极分别连接NMOS管N6的源极和NMOS管N8的漏极；NMOS管N4的源极分别连接NMOS管N5的源极和NMOS管N7的漏极；NMOS管N7的源极和NMOS管N8的源极接地；三极管Q7的基极与三极管Q7的集电极连接，三极管Q7的发射极分别连接三极管Q8的发射极和电阻R4的一端，电阻R4的另一端接地；三极管Q8的基极与三极管Q8的集电极连接；三极管Q9的发射极输出内部偏置电压net400，net400的电压值为1.2V。

在前置一阶带隙基准电路中，偏置电压产生模块的三极管Q5的集电极输出偏置信号net394，用于前置一阶带隙模块中的运算放大器；中间一级前置启动模块为前置一阶带隙模块的启动电路；在前置一阶带隙模块中，三极管Q9具有负的温度系数，具有正温度系数的电阻R2通过电流镜镜像到电阻R3，经过综合后，前置一阶带隙模块的输出端net400具有零温度系数。

如图3和4所示，所述第一放大电路包括1个运算放大器、2个电阻和1个功率LDMOS管Pa整列；前置一阶带隙模块输出的内部偏置电压连接至运算放大器OPA的反向输入端，运算放大器OPA的输出端连接功率LDPMOS管Pa的栅极，功率LDPMOS管Pa的源极接电源，功率LDPMOS管Pa的漏极连接电阻Ra的一端，Ra的另一端分别连接运算放大器OPA的正向输入端和电阻Rb的一端，电阻Rb的另一端接地，功率LDPMOS管Pa的漏极输出内部电源电压net418，net418的值为3.2V。

本发明基于高增益运放，采用比例采样和负反馈的方式实现指定电压输出和输出电流；由于是电压采样反馈，所以理论上流出net418的电流可以任意变化而不会改变输出点的电压值，这样就实现了在输出稳定电压的同时输出稳定电流；由于功率LDMOS管的最大输出电流限制，功率LDPMOS管Pa实际上采用了100个相同PMOS管的倍率，以保证输出电流在0-30mA内稳定输出。

如图5所示，所述核心一阶带隙基准电路包括：

核心启动模块，有2个PMOS管和1个电容组成；PMOS管P9的源极连接内部电源电压net418，PMOS管P9的栅极接地，PMOS管P9的漏极分别连接PMOS管P16的栅极和电容C6的正极，电容C6的负极接地；PMOS管P16的源极分别连接PMOS管P10的漏极、PMOS管P14的栅极、PMOS管P15的栅极和NMOS管N9的漏极，PMOS管P16的漏极分别连接PMOS管P15的漏极、NMOS管N11的栅极和三极管Q11的集电极；

核心一阶带隙模块，由6个PMOS管、6个NMOS管、2个三极管和2个电阻组成；PMOS管P10的源极分别与PMOS管P9的源极和PMOS管P11的源极连接，PMOS管P10的栅极分别连接PMOS管P13的栅极、PMOS管P13的漏极和NMOS管N12的漏极；PMOS管P11的源极与PMOS管P12的源极连接，PMOS管P11的栅极分别与PMOS管P12的栅极连接，PMOS管P11的漏极分别与PMOS管P11的栅极、NMOS管N9的栅极和NMOS管N10的漏极连接；PMOS管P12的源极与PMOS管P13的源极连接，PMOS管P12的漏极分别与NMOS管N11的漏极和NMOS管N12的栅极连接；PMOS管P13的源极与PMOS管P14的源极连接；PMOS管P14的源极连接PMOS管P15的源极，PMOS管P14的漏极分别连接NMOS管N10的栅极和电阻R5的一端，电阻R5的另一端连接三极管Q10的集电极；PMOS管P15的漏极分别连接NMOS管N11的栅极和三极管Q11的集电极；NMOS管N9的源极分别与NMOS管N12的源极和NMOS管N14的漏极连接；NMOS管N10的源极分别与NMOS管N11的源极和NMOS管N13的漏极连接；NMOS管N13的栅极和NMOS管N14的栅极连接内部偏置电压net400，NMOS管N13的源极和NMOS管N14的源极接地；三极管Q10的基极与三极管Q10的集电极连接，三极管Q10的发射极分别连接三极管Q11的发射极和电阻R6的一端，电阻R6的另一端接地；三极管Q11的基极连接三极管Q11的集电极；PMOS管P16的源极输出基准电压net47；

曲率补偿模块，如图6所示，由5个PMOS管、3个NMOS管、3个三极管和3个电阻组成；PMOS管P16的源极输出的基准电压net47分别与PMOS管P17的栅极和PMOS管P18的栅极连接；PMOS管P17的源极分别连接PMOS管P21的源极和电阻R8的一端，电阻R8的另一端分别连接PMOS管P21的栅极和NMOS管N16的漏极，PMOS管P17的漏极分别连接NMOS管N15的栅极、NMOS管N15的漏极和NMOS管N16的栅极；PMOS管P18的源极分别连接PMOS管P21的源极和PMOS管P20的源极，PMOS管P18的漏极分别连接PMOS管P20的漏极、PMOS管P21的漏极和电阻R9的一端连接，电阻R9的另一端连接三极管Q12的集电极；电阻R7的一端分别与PMOS管P20的源极和PMOS管P19的源极连接，电阻R7的另一端分别连接PMOS管P20的栅极和NMOS管N17的漏极连接；PMOS管P19的源极连接内部电源电压net418，PMOS管P19的漏极分别与PMOS管P19的栅极、NMOS管N17的栅极、三极管Q13的基极和三极管Q13的集电极连接；NMOS管N15的源极接地；NMOS管N16的源极接地；三极管Q12的基极与三极管Q12的集电极连接，三极管Q12的发射极接地；NMOS管N17的源极接地；三极管Q13的发射极与三极管Q14的发射极连接，三极管Q14的基极和集电极均接地；PMOS管P20的漏极输出经曲率补偿后的基准电压net144。

在曲率补偿模块中，net47为核心一阶带隙模块中的电流镜栅极信号，它将为PMOS电流镜提供一个正温度系数电流；随着温度升高，PMOS管P21由截止变为导通，从而补偿温度曲线中高温段曲率；三极管Q13、三极管Q14和NMOS管N17提供负温度系数电流，随着温度降低，三极管P20逐渐导通，从而补偿温度曲线中低温度段曲率；中间温度下，PMOS管P20和P21均截止，不影响正常输出电压；经过曲率补偿后的输出为net144。

如图7所示，本发明还包括睡眠保护电路，所述睡眠保护电路包括偏置电流产生模块和限流模块，第一运放模块输出的内部电源电压为偏置电流产生模块供电，偏置电流产生模块为限流模块输出偏置电流信号，限流模块为第二运放模块输出限流信号。

具体地，所述偏置电流产生模块由6个PMOS管、7个NMOS管、3个三极管和2个电阻组成；PMOS管P22的栅极分别连接PMOS管P23的栅极、PMOS管P24的栅极和NMOS管N18的漏极，PMOS管P22的源极连接内部电源电压net418，PMOS管P22的漏极分别连接PMOS管P22的栅极和NMOS管N20的漏极；PMOS管P23的源极分别与PMOS管P22的源极和PMOS管P24的源极连接，PMOS管P23的漏极分别与NMOS管N18的源极和NMOS管N21的漏极连接；PMOS管P24的源极与PMOS管P25的源极连接，PMOS管P24的漏极分别连接PMOS管P25的漏极和NMOS管N24的漏极；PMOS管P25的源极连接PMOS管P26的源极，PMOS管P25的栅极分别连接PMOS管P26的漏极和NMOS管N22的漏极；PMOS管P26的源极连接PMOS管P27的源极，PMOS管P26的栅极分别连接PMOS管P27的栅极、PMOS管P26的漏极和NMOS管N19的漏极；PMOS管P27的漏极分别连接NMOS管N19的源极和NMOS管N23的漏极；

NMOS管N18的源极分别连接NMOS管N18的栅极和NMOS管N20的栅极；NMOS管N19的源极分别连接NMOS管N19的栅极和NMOS管N22的栅极；NMOS管N20的栅极连接NMOS管N21的栅极，NMOS管N20的源极连接电阻R10的一端，电阻R10的另一端连接三极管Q15的发射极，三极管Q15的基极和集电极均接地；NMOS管N21的源极连接三极管Q16的发射极，三极管Q16的基极和集电极均接地；NMOS管N22的栅极连接NMOS管N23的栅极，NMOS管N22的源极连接电阻R11的一端，电阻R11的另一端接地；NMOS管N23的源极连接三极管Q17的发射极，三极管Q17的基极和集电极均接地；NMOS管N24的栅极连接NMOS管N24的漏极，NMOS管N24的源极接地。

所述限流模块由1个PMOS管、2个NMOS管和1个电阻组成；PMOS管P28的栅极连接前置一阶带隙模块中的PMOS管P1的源极net37，PMOS管P28的源极连接外部电源VDD，PMOS管P28的漏极分别连接NMOS管N25的栅极和睡眠模式信号SLEEPN；NMOS管N25的漏极连接电阻R12的一端，电阻R12的另一端连接外部电源VDD，NMOS管N25的源极连接NMOS管N26的漏极；NMOS管N26的栅极连接NMOS管N24的漏极，NMOS管N26的源极接地。

在睡眠保护电路中，利用睡眠模式信号进行限流，从而控制第二放大电路中运放的工作模式；通过电流分配，使得运放在一定电流范围内工作，超出该范围时运放进入睡眠模式。在偏置电流产生模块，NMOS管N24的漏极输出的信号net244控制限流模块中的NMOS管N26；net37为前置一阶带隙模块中产生的一相对稳定信号，连接至PMOS管P28的栅极，用于控制睡眠模式时的模式工作电流；这样，就使得PMOS管P25和PMOS管P26所在之路电流与温度、电源电源和工艺无关，从而实现睡眠功能。睡眠模式信号SLEEPN空接或接电源电压，限流模块是不产生额外电流的；但是，当睡眠模式信号SLEEPN接地时，限流模块会产生电流；为了不让限流模块产生过高电流，偏置电流产生模块相当于一个恒流源，防止因睡眠模式信号SLEEPN空接产生大电流。

所述第二放大电路的结构与第一放大电路结构相同，包括运算放大器、功率LDPMOS管整列Pb和两个反馈电阻；其中，功率LDPMOS管Pb采用了睡眠保护电路的限流模块产生的信号net70作为高增益运算放大器的一个输入信号，控制运算放大器的工作模式；高增益运放的偏置来自核心一阶带隙基准电路中曲率补偿模块的输出的基准电压net144；最终带隙电压的输出采用了基于高增益运放的比例采样和负反馈的方式，实现带隙电压3.3V的输出。由于电压输出点在功率LDPMOS管Pb的漏端，功率LDMOS管的饱和压降为0.3V，使得电压输入端(Pb的源端)与输出电压端最小压差能够减小到最低0.3V，最终实现较高输入工作电压范围，即3.6V-20V；采用了P型功率LDMOS管，以确保输出电流和输出电压的工作范围，LDPMOS管Pb实际采用了100个相同PMOS管的倍率，以保证输出电流在0-30mA内能够稳定输出。

如图8所示，经过温度补偿后，整体电路输出电压温度系数达到19.4PPM，实现了低温度系数。

如图9所示，随着输入电压的升高，输出电压非常平稳，几乎没有任何变化，最终使得线性调整率达到5.6PPM。

如图10所示，随着负载的增大，输出电流能够在0-30mA内稳定输出，负载调整率低。

以上仅表达了本发明创造的实施方式，其描述较为具体和详细，但并不能因此而理解为对发明创造专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明创造的保护范围。因此，本发明创造专利的保护范围应以所附权利要求为准。

Claims (3)

1.一种带隙基准电压源，其特征在于：包括前置一阶带隙基准电路、第一放大电路、核心一阶带隙基准电路和第二放大电路；

所述前置一阶带隙基准电路包括偏置电压产生模块、前置启动模块和前置一阶带隙模块，偏置电压产生模块用于为前置一阶带隙模块输出偏置信号，前置启动模块用于为前置一阶带隙模块输出启动信号，前置一阶带隙模块用于输出内部偏置电压；

所述第一放大电路包括第一运放模块和第一采样反馈模块，前置一阶带隙模块输出的内部偏置电压与第一运放模块的一输入端连接，第一运放模块的输出经第一采样反馈模块反馈至第一运放模块的另一输入端，第一运放模块输出内部电源电压；

所述核心一阶带隙基准电路包括依次连接的核心启动模块、核心一阶带隙模块和曲率补偿模块，第一运放模块输出的内部电源电压分别为核心启动模块、核心一阶带隙模块和曲率补偿模块供电，核心启动模块为核心一阶带隙模块输出启动信号，前置一阶带隙模块为核心一阶带隙模块输出内部偏置电压，核心一阶带隙模块为曲率补偿模块输出基准电压信号，曲率补偿模块用于输出经曲率补偿后的基准电压；

所述第二放大电路包括第二运放模块和第二采样反馈模块，曲率补偿模块的输出连接第二运放模板的一输入端，第二运放模块的输出经第二采样反馈模块反馈至第二运放模块的另一输入端，第二运放模块输出带隙基准电压；

所述前置一阶带隙模块由3个三极管、7个PMOS管、6个NMOS管、4个电容和3个电阻组成；

电容C2的正极连接PMOS管P2的源极，电容C2的负极分别连接PMOS管P2的栅极和PMOS管P5的漏极；PMOS管P2的源极连接PMOS管P3的源极，PMOS管P2的漏极连接NMOS管N3的漏极；PMOS管P3的栅极分别连接PMOS管P3的漏极、PMOS管P4的栅极和电容C3的负极，电容C3的正极分别连接PMOS管P3的源极和PMOS管P4的源极，PMOS管P3的漏极分别连接NMOS管N3的栅极和NMOS管N4的漏极；PMOS管P4的源极连接PMOS管P5的源极，PMOS管P4的漏极分别连接NMOS管N5的漏极和NMOS管N6的栅极；PMOS管P5的源极连接PMOS管P6的源极，PMOS管P5的漏极分别连接PMOS管P5的栅极和NMOS管N6的漏极；电容C4的正极分别连接PMOS管P6的源极和PMOS管P7的源极，电容C4的负极分别连接PMOS管P6的栅极和PMOS管P7的栅极；PMOS管P6的漏极分别连接NMOS管N4的栅极和电阻R2的一端，电阻R2的另一端连接三极管Q7的集电极；电容C5的正极分别连接PMOS管P7的源极和PMOS管P8的源极；PMOS管P7的漏极分别连接NMOS管N5的栅极和三极管Q8的集电极；PMOS管P8漏极连接电阻R3的一端，电阻R3的另一端连接三极管Q9的发射极，三极管Q9的基极和集电极均接地；NMOS管N3的源极分别连接NMOS管N6的源极和NMOS管N8的漏极；NMOS管N4的源极分别连接NMOS管N5的源极和NMOS管N7的漏极；NMOS管N7的源极和NMOS管N8的源极接地；三极管Q7的基极与三极管Q7的集电极连接，三极管Q7的发射极分别连接三极管Q8的发射极和电阻R4的一端，电阻R4的另一端接地；三极管Q8的基极与三极管Q8的集电极连接；三极管Q9的发射极输出内部偏置电压net400；

电容C5的负极和PMOS管P8的栅极，PMOS管P1的漏极分别连接三极管Q8的集电极；三极管Q5的集电极分别连接NMOS管N7的栅极和NMOS管N8的栅极；

所述第一放大电路包括1个运算放大器、2个电阻和1个功率LDMOS管整列；在第一放大电路中，前置一阶带隙模块输出的内部偏置电压连接至运算放大器OPA的反向输入端，运算放大器OPA的输出端连接功率LDPMOS管Pa的栅极，功率LDPMOS管Pa的源极接电源，功率LDPMOS管Pa的漏极连接电阻Ra的一端，Ra的另一端分别连接运算放大器OPA的正向输入端和电阻Rb的一端，电阻Rb的另一端接地，LDPMOS管Pa的漏极输出内部电源电压net418；第二放大电路结构与第一放大电路结构相同；

所述曲率补偿模块由5个PMOS管、3个NMOS管、3个三极管和3个电阻组成；

PMOS管P16的源极输出net47分别与PMOS管P17的栅极和PMOS管P18的栅极连接；PMOS管P17的源极分别连接PMOS管P21的源极和电阻R7的一端，电阻R7的另一端分别连接PMOS管P21的栅极和NMOS管N16的漏极，PMOS管P17的漏极分别连接NMOS管N15的栅极、NMOS管N15的漏极和NMOS管N16的栅极；PMOS管P18的源极分别连接PMOS管P21的源极和PMOS管P20的源极，PMOS管P18的漏极分别连接PMOS管P20的漏极、PMOS管P21的漏极和电阻R8的一端连接，电阻R8的另一端连接三极管Q12的集电极；电阻R6的一端分别与PMOS管P20的源极和PMOS管P19的源极连接，电阻R6的另一端分别连接PMOS管P20的栅极和NMOS管N17的漏极连接；PMOS管P19的源极连接内部电源电压net418，PMOS管P19的漏极分别与PMOS管P19的栅极、NMOS管N17的栅极、三极管Q13的基极和三极管Q13的集电极连接；NMOS管N15的源极接地；NMOS管N16的源极接地；三极管Q12的基极与三极管Q12的集电极连接，三极管Q12的发射极接地；NMOS管N17的源极接地；三极管Q13的发射极与三极管Q14的发射极连接，三极管Q14的基极和集电极均接地；PMOS管P20的漏极输出基准电压net144；

PMOS管P16的栅极和电容C6的正极，电容C6的负极接地；PMOS管P16的漏极分别连接PMOS管P15的漏极、NMOS管N11的栅极和三极管Q11的集电极。

2.根据权利要求1所述的带隙基准电压源，其特征在于：还包括睡眠保护电路，所述睡眠保护电路包括偏置电流产生模块和限流模块，第一运放模块输出的内部电源电压为偏置电流产生模块供电，偏置电流产生模块为限流模块输出偏置电流信号，限流模块为第二运放模块输出限流信号。

3.根据权利要求2所述的带隙基准电压源，其特征在于：所述偏置电流产生模块由6个PMOS管、7个NMOS管、3个三极管和2个电阻组成；

PMOS管P22的栅极分别连接PMOS管P23的栅极、PMOS管P24的栅极和NMOS管N18的漏极，PMOS管P22的源极连接内部电源电压net418，PMOS管P22的漏极分别连接PMOS管P22的栅极和NMOS管N20的漏极；PMOS管P23的源极分别与PMOS管P22的源极和PMOS管P24的源极连接，PMOS管P23的漏极分别与NMOS管N18的源极和NMOS管N21的漏极连接；PMOS管P24的源极与PMOS管P25的源极连接，PMOS管P24的漏极分别连接PMOS管P25的漏极和NMOS管N24的漏极；PMOS管P25的源极连接PMOS管P26的源极，PMOS管P25的栅极分别连接PMOS管P26的漏极和NMOS管N22的漏极；PMOS管P26的源极连接PMOS管P27的源极，PMOS管P26的栅极分别连接PMOS管P27的栅极、PMOS管P26的漏极和NMOS管N19的漏极；PMOS管P27的漏极分别连接NMOS管N19的源极和NMOS管N23的漏极；

NMOS管N18的源极分别连接NMOS管N18的栅极和NMOS管N20的栅极；NMOS管N19的源极分别连接NMOS管N19的栅极和NMOS管N22的栅极；NMOS管N20的栅极连接NMOS管N21的栅极，NMOS管N20的源极连接电阻R9的一端，电阻R9的另一端连接三极管Q15的发射极，三极管Q15的基极和集电极均接地；NMOS管N21的源极连接三极管Q16的发射极，三极管Q16的基极和集电极均接地；NMOS管N22的栅极连接NMOS管N23的栅极，NMOS管N22的源极连接电阻R10的一端，电阻R10的另一端接地；NMOS管N23的源极连接三极管Q17的发射极，三极管Q17的基极和集电极均接地；NMOS管N24的栅极连接NMOS管N24的漏极，NMOS管N24的源极接地，NMOS管N24的漏极输出偏置电流信号。