CN109768704A - 一种斩波器及其斩波电路的输出正常指示信号的生成电路 - Google Patents

Abstract

本申请公开了一种斩波电路的输出正常指示信号的生成电路，包括输入电路和比例调节电路；输入电路的输入端与斩波电路的电压输出端连接，用于根据斩波电路的输出电压而生成跟随电压信号；比例调节电路的输入端与输入电路的输出端连接，用于对跟随电压信号进行比例调节，以便输出调节后的输出正常指示信号。本申请利用斩波电路的输出电压作为上拉电源，用以生成输出正常指示信号，不仅有效地保障了电源时序正确性，而且有效地降低了硬件成本并提高了适用性。本申请还公开了一种斩波器，同样具有上述有益效果。

Description

一种斩波器及其斩波电路的输出正常指示信号的生成电路

技术领域

本申请涉及电源技术领域，特别涉及一种斩波器及其斩波电路的输出正常指示信号的生成电路。

背景技术

斩波电路即DC-DC变换电路是电子技术领域中的常用电源电路。一般地，在斩波电路的实际应用中都会设置有输出正常指示信号即PGood(Power Good)信号，用以标识斩波电路的电源输出是否正常。PGood信号的生成需要利用上拉电源和上拉电阻，在现有技术中，部分斩波电路本身会提供一个用作上拉电源的电源输出，对于没有提供上拉电源的斩波电路，现有技术中部分电路使用的额外设置的电源，这无疑增加了电路的复杂程度，也有部分电路将斩波电路的输入电源Vin作为上拉电源，但由此会使得生成的PGood信号在输入电源建立时随之出现一个高电平的脉冲尖刺(如图1中圆圈内所示)，不符合电源上电的单调性要求，令PGood信号出现时序错误。其中，Enable为斩波电路的使能信号，Vout为斩波电路的输出电压信号。鉴于此，提供一种解决上述技术问题的方法是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种斩波器及其斩波电路的输出正常指示信号的生成电路，以便在有效保障电路时序正确性的基础上，提高对斩波电路的普适性并降低电路的复杂程度。

为解决上述技术问题，第一方面，本申请公开了一种斩波电路的输出正常指示信号的生成电路，包括输入电路和比例调节电路；

所述输入电路的输入端与所述斩波电路的电压输出端连接，用于根据所述斩波电路的输出电压而生成跟随电压信号；

所述比例调节电路的输入端与所述输入电路的输出端连接，用于对所述跟随电压信号进行比例调节，以便输出调节后的所述输出正常指示信号。

可选地，所述输入电路具体为延迟输入电路，所述跟随电压信号具体为延迟跟随电压信号。

可选地，所述延迟输入电路包括第一电阻和第一接地电容；

所述第一电阻的第一端与所述斩波电路的所述电压输出端连接；所述第一电阻的第二端与所述第一接地电容连接，并作为所述延迟输入电路的输出端。

可选地，所述斩波电路具体为DC-DC降压电路集成芯片。

可选地，所述第一电阻的第二端与所述DC-DC降压电路集成芯片的电源输出指示信号端连接。

可选地，所述比例调节电路包括依次连接的放大电路和电阻分压电路。

可选地，所述放大电路包括第一三极管、第二三极管、第二电阻和第三电阻；

所述第一三极管的基极作为所述放大电路的输入端，所述第一三极管的发射极接地，所述第一三极管的集电极与所述第二电阻的第一端连接；所述第二电阻的第二端、所述第三电阻的第一端均与所述第二三极管的基极连接；所述第三电阻的第二端、所述第二三极管的发射极均与所述斩波电路的输入电源连接；所述第二三极管的集电极作为所述放大电路的输出端。

可选地，所述电阻分压电路包括串联的第四电阻和第五电阻；

所述第四电阻的第一端作为所述电阻分压电路的输入端；所述第四电阻的第二端与所述第五电阻的第一端连接，并作为所述电阻分压电路的输出端；所述第五电阻的第二端接地。

第二方面，本申请还提供了一种斩波器，包括斩波电路以及如上所述的任一种斩波电路的输出正常指示信号的生成电路。

本申请所提供的斩波电路的输出正常指示信号的生成电路，包括输入电路和比例调节电路；所述输入电路的输入端与所述斩波电路的电压输出端连接，用于根据所述斩波电路的输出电压而生成跟随电压信号；所述比例调节电路的输入端与所述输入电路的输出端连接，用于对所述跟随电压信号进行比例调节，以便输出调节后的所述输出正常指示信号。可见，本申请利用斩波电路的输出电压作为上拉电源，用以生成输出正常指示信号，不仅有效地保障了电源时序正确性，而且电路结构简洁，无需增设额外电源，同时能够降低对斩波电路的多路电源输出要求，从而有效地降低了硬件成本并提高了适用性。本申请所提供的斩波器包括上述斩波电路的输出正常指示信号的生成电路，同样具有上述有益效果。

附图说明

为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。

图1为现有技术中一种斩波电路的输出正常指示信号的波形图；

图2为本申请所提供的一种斩波电路的输出正常指示信号的生成电路的结构示意图；

图3为本申请所提供的一种DC-DC降压电路集成芯片的示意图。

具体实施方式

本申请的核心在于提供一种斩波器及其斩波电路的输出正常指示信号的生成电路，以便在有效保障电路时序正确性的基础上，提高对斩波电路的普适性并降低电路的复杂程度。

为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例公开了一种斩波电路的输出正常指示信号PGood的生成电路，参照图2所示，该电路主要包括输入电路1和比例调节电路2；

输入电路1的输入端与斩波电路的电压输出端连接，用于根据斩波电路的输出电压Vout而生成跟随电压信号Vout_fol；

比例调节电路2的输入端与输入电路1的输出端连接，用于对跟随电压信号Vout_fol进行比例调节，以便输出调节后的输出正常指示信号PGood。

具体地，输出正常指示信号PGood一般除了用于指示斩波电路的输出状态以外，还可能用于控制下一级的其他电路，例如用作为下一级电源的使能信号，实现多路电源的上电顺序控制，或者用于与一些检测电路连接等。因此，输出正常指示信号PGood的时序也较为重要。

与现有技术中不同，本申请所提供的输出正常指示信号PGood的生成电路中所采用的上拉电源Vaux具体为斩波电路的输出电压Vout，而没有采用斩波电路的输入电压Vin等其他电源。由于斩波电路的输出电压Vout一定会晚于输入电压Vin建立，因此可有效得到的输出正常指示信号PGood保障不会出现电源时序问题。

此外，由于输出电压Vout是每个斩波电路都会提供的，因此本申请的普适性较高，并且无需增设额外电源，有效地降低了电路复杂程度。所说的斩波电路具体可以为DC-DC降压电路，也可以为DC-DC升压电路。

由于利用输入电路1根据输出电压Vout得到的跟随电压信号Vout_fol在电压数值上一般与后续电路不匹配，因此，本申请中还设置了比例调节电路2，用于将跟随电压信号Vout_fol的大小调节至合理的范围。

本申请所提供的斩波电路的输出正常指示信号PGood的生成电路，包括输入电路1和比例调节电路2；输入电路1的输入端与斩波电路的电压输出端连接，用于根据斩波电路的输出电压Vout而生成跟随电压信号Vout_fol；比例调节电路2的输入端与输入电路1的输出端连接，用于对跟随电压信号Vout_fol进行比例调节，以便输出调节后的输出正常指示信号PGood。可见，本申请利用斩波电路的输出电压Vout作为上拉电源Vaux，用以生成输出正常指示信号PGood，不仅有效地保障了电源时序正确性，而且电路结构简洁，无需增设额外电源，同时能够降低对斩波电路的多路电源输出要求，从而有效地降低了硬件成本并提高了适用性。

本申请所提供的斩波电路的输出正常指示信号PGood的生成电路，在上述内容的基础上，作为一种优选实施例，输入电路1具体为延迟输入电路1，跟随电压信号Vout_fol具体为延迟跟随电压信号。

具体地，由于斩波电路的输出电压Vout相对于输入电压Vin的延迟时间有限，因此，优选地，可采用延迟输入电路1，以便进一步对输出正常指示信号PGood进行延迟处理。并且，利用延迟输入电路1的延迟时间可控性，可以充分满足后续电路的时序需要。

本申请所提供的斩波电路的输出正常指示信号PGood的生成电路，在上述内容的基础上，作为一种优选实施例，如图2所示，延迟输入电路1包括第一电阻R1和第一接地电容C1；

第一电阻R1的第一端与斩波电路的电压输出端连接；第一电阻R1的第二端与第一接地电容C1连接，并作为延迟输入电路1的输出端。

具体地，如图2所示的延迟输入电路1中，通过调节第一电阻R1和第一接地电容C1的参数大小，即可实现对输出正常指示信号PGood的输出延迟时间的调整。当输出电压Vout没有输出时，延迟跟随电压信号Vout_fol为低电平；当输出电压Vout建立以后，延迟跟随电压信号Vout_fol随着第一接地电容C1的充电而逐渐上升，直至充电结束而等于输出电压Vout。

本申请所提供的斩波电路的输出正常指示信号PGood的生成电路，在上述内容的基础上，作为一种优选实施例，斩波电路具体为DC-DC降压电路集成芯片。

具体地，在实际使用中，斩波电路多使用相应型号的集成芯片。请参考图3，图3为本申请所提供的一种DC-DC降压电路集成芯片的示意图。

如图3所示的DC-DC降压电路集成芯片中，VIN管脚用于与输入电源连接，En管脚为使能端，SS管脚为芯片延时启动控制端，GND管脚为接地端，VOUT1和VOUT2为输出管脚，FB为反馈检测端。

此外，DC-DC降压电路集成芯片中一般还会利用漏极开路结构而设置一个PGOOD管脚，作为电源输出指示信号端。PGOOD管脚中内置有MOS管，其源极接地，栅极受到输出电压Vout控制：当输出电压Vout不在正常范围时，MOS管漏极被拉低；当输出电压Vout在正常范围内时，MOS管的漏极开路，从而可被外接的上拉电阻和上拉电源Vaux拉为高电平。由此，在本申请所提供的输出正常指示信号PGood的生成电路中，可进一步将第一电阻R1的第二端与DC-DC降压电路集成芯片的电源输出指示信号端连接。

本申请所提供的斩波电路的输出正常指示信号PGood的生成电路，在上述内容的基础上，作为一种优选实施例，比例调节电路2包括依次连接的放大电路21和电阻分压电路22。

具体地，一般的DC-DC降压电路集成芯片的输出电压Vout(例如0.9V)相对于后续电路所需电压(例如1.8V)较低，因此，为了得到合适大小范围的输出正常指示信号PGood，可先利用放大电路21进行信号放大，然后再利用电阻分压电路22进行分压。

其中，如图2所示，作为一种优选实施例，放大电路21包括第一三极管Q1、第二三极管Q2、第二电阻R2和第三电阻R3；

第一三极管Q1的基极作为放大电路21的输入端，第一三极管Q1的发射极接地，第一三极管Q1的集电极与第二电阻R2的第一端连接；第二电阻R2的第二端、第三电阻R3的第一端均与第二三极管Q2的基极连接；第三电阻R3的第二端、第二三极管Q2的发射极均与斩波电路的输入电源连接；第二三极管Q2的集电极作为放大电路21的输出端。

电阻分压电路22包括串联的第四电阻R4和第五电阻R5；第四电阻R4的第一端作为电阻分压电路22的输入端；第四电阻R4的第二端与第五电阻R5的第一端连接，并作为电阻分压电路22的输出端；第五电阻R5的第二端接地。

具体地，放大电路21具体为正逻辑放大电路21：当跟随电压信号Vout_fol为低电平时，第一三极管Q1和第二三极管Q2均截止，则输出正常指示信号PGood被第五电阻R5拉低；当跟随电压信号Vout_fol为高电平而大于第一三极管Q1的阈值电压时，第一三极管Q1导通，随即令第二三极管Q2导通，输出正常指示信号PGood变为高电平，与输出电压Vout保持逻辑一致，此时输出正常指示信号PGood的具体电压值就取决于输入电压Vin的大小以及电阻分压电路22的分压比例大小，本领域技术人员可以根据实际应用需求而自行设计。

还需要说明的是，在当前的半导体工艺下，三极管的阈值电压一般为0.7V，因此，本申请适用于输出电压Vout在0.7V以上的斩波电路中。而在当前以MCU、DSP、FPGA为代表的绝大部分数字电路中，其所使用的斩波电路的输入电压Vin通常为3.3V甚至更高，输出电压Vout通常在0.85V以上，为本申请所适用。

进一步地，本申请还提供了一种斩波器，包括斩波电路以及如上所述的任一种斩波电路的输出正常指示信号的生成电路。

可见，本申请所提供的斩波器，利用斩波电路的输出电压作为上拉电源，用以生成输出正常指示信号，不仅有效地保障了电源时序正确性，而且电路结构简洁，无需增设额外电源，同时能够降低对斩波电路的多路电源输出要求，从而有效地降低了硬件成本并提高了适用性。

本申请所提供的斩波器的具体实施方式与上文所描述的斩波电路的输出正常指示信号的生成电路可相互对应参照，这里就不再赘述。

本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。

Claims (9)

1.一种斩波电路的输出正常指示信号的生成电路，其特征在于，包括输入电路和比例调节电路；

所述输入电路的输入端与所述斩波电路的电压输出端连接，用于根据所述斩波电路的输出电压而生成跟随电压信号；

所述比例调节电路的输入端与所述输入电路的输出端连接，用于对所述跟随电压信号进行比例调节，以便输出调节后的所述输出正常指示信号。

2.根据权利要求1所述的生成电路，其特征在于，所述输入电路具体为延迟输入电路，所述跟随电压信号具体为延迟跟随电压信号。

3.根据权利要求2所述的生成电路，其特征在于，所述延迟输入电路包括第一电阻和第一接地电容；

所述第一电阻的第一端与所述斩波电路的所述电压输出端连接；所述第一电阻的第二端与所述第一接地电容连接，并作为所述延迟输入电路的输出端。

4.根据权利要求3所述的生成电路，其特征在于，所述斩波电路具体为DC-DC降压电路集成芯片。

5.根据权利要求4所述的生成电路，其特征在于，所述第一电阻的第二端与所述DC-DC降压电路集成芯片的电源输出指示信号端连接。

6.根据权利要求4所述的生成电路，其特征在于，所述比例调节电路包括依次连接的放大电路和电阻分压电路。

7.根据权利要求6所述的生成电路，其特征在于，所述放大电路包括第一三极管、第二三极管、第二电阻和第三电阻；

所述第一三极管的基极作为所述放大电路的输入端，所述第一三极管的发射极接地，所述第一三极管的集电极与所述第二电阻的第一端连接；所述第二电阻的第二端、所述第三电阻的第一端均与所述第二三极管的基极连接；所述第三电阻的第二端、所述第二三极管的发射极均与所述斩波电路的输入电源连接；所述第二三极管的集电极作为所述放大电路的输出端。

8.根据权利要求6所述的生成电路，其特征在于，所述电阻分压电路包括串联的第四电阻和第五电阻；

所述第四电阻的第一端作为所述电阻分压电路的输入端；所述第四电阻的第二端与所述第五电阻的第一端连接，并作为所述电阻分压电路的输出端；所述第五电阻的第二端接地。

9.一种斩波器，其特征在于，包括斩波电路以及如权利要求1至8任一项所述的斩波电路的输出正常指示信号的生成电路。