CN109740298B - 一种系统级封装芯片的结温预测方法 - Google Patents
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Abstract
本发明公开了一种系统级封装芯片的结温预测方法，属于半导体测试技术领域。结温预测方法包括以下步骤：对系统级封装芯片的设计方案建立有限元分析模型；搭建热阻测试环境；对系统级封装芯片中的子芯片单独施加第一功耗，并在第一设定温度环境中仿真获知子芯片位置的温度，获得温升矩阵；根据温升矩阵获得第一设定温度环境的热阻矩阵，热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻；在实际工况环境温度中，根据第二功耗和热阻矩阵通过计算获得子芯片同时工作时的理论结温。
Description
技术领域
本发明涉及半导体测试技术领域，特别涉及一种系统级封装芯片的结温预测方法。
背景技术
半导体行业正在朝着高集成度、小尺寸飞速发展，具有大规模、多芯片、三维立体封装等优势的的系统级封装(SiP，System in Package)受到越来越多的关注。
SiP系统级封装，是指在一个封装体中集成一个系统。通常，这个系统需要封装多个子芯片并能够独立完成特定的任务，如集成了中央处理器(CPU，Central ProcessingUnit)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、快闪存储器(Flash)等多个子芯片的SiP系统级封装，SiP以其尺寸小、时间快、成本低等显著优势迅速成长为主流封装技术，为了保证器件正常工作，每个子芯片都有最大允许结温，如何对每个子芯片进行准确的结温预测是至关重要的。
现有技术中采用的结温预测方法多采用平均热阻来进行，未考虑SiP系统级封装中每个子芯片的功率分配和变化，对于功率差异较大的SiP系统级封装中结温较大的子芯片，出现严重低估的情况，这无疑会带来严重的危害。
发明内容
本发明实施例提供了一种系统级封装芯片的结温预测方法，以解决现有技术中SiP系统级封装中对于功率差异较大的SiP系统级封装中结温较大的子芯片出现严重低估的问题。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本发明实施例，提供了一种系统级封装芯片的结温预测方法，包
括以下步骤：
对所述系统级封装芯片的设计方案建立有限元分析模型；
搭建热阻测试环境；
对所述系统级封装芯片中的每个子芯片单独施加第一功耗，并在第一设定温度环境中仿真获知每个所述子芯片位置的温度，获得温升矩阵；
根据所述温升矩阵获得所述第一设定温度环境的热阻矩阵，所述热阻矩阵包括每个所述子芯片的自身热阻和每个所述子芯片之间的耦合热阻；
在实际工况环境温度中，根据所述热阻矩阵和第二功耗通过计算获得每个所述子芯片同时工作时的理论结温。
在一些可选实施例中，还包括：在获得每个所述子芯片同时工作时的理论结温后，验证所述理论结温的准确性。
在一些可选实施例中，所述验证理论结温的准确性包括通过模拟仿真获得实际仿真结温，并与所述理论结温对比，得到两种结果之间的偏差。
在一些可选实施例中，所述偏差采用(理论结温-实际仿真结温)/实际仿真结温来计算，当所述偏差在±3％及以内时，理论结温为准确。
在一些可选实施例中，所述理论结温的计算公式为[Tj1 Tj2 … Tjn]T＝[R][Q1 Q2… Qn]T+Ta；
其中，[Tj0 Tj1 … Tjn]T为所述理论结温；[R]为所述热阻矩阵；
[Q1 Q2 … Qn]T为功率矩阵，Ta为实际工况环境温度。
在一些可选实施例中，所述系统级封装芯片的子芯片的数量为多个，均采用导电胶固定于基板。
在一些可选实施例中，所述系统级封装芯片的子芯片均采用模塑混合物进行固封，封装形式为球状引脚栅格阵列封装。
在一些可选实施例中，所述第二功耗不同于所述第一功耗。
在一些可选实施例中，在对所述系统级封装芯片的设计方案建立有限元分析模型过程中，包括利用有限元软件按照物理参数进行合理简化。
本发明实施例提供的技术方案可以包括以下有益效果：
本发明实施例提供了一种系统级封装芯片的结温预测方法，包括
本发明实施例通过建立有限元分析模型，搭建热阻测试环境，获得温升矩阵，根据温升矩阵来获得热阻矩阵，并计算获得实际工况环境温度中的每个子芯片同时工作时的理论结温，其中热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻，来对系统级封装芯片的结温进行预测，由于在结温预测过程中采用了热阻矩阵，其中，热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻，考虑SiP系统级封装中子芯片的功率分配和变化，不会出现功率差异较大的SiP系统级封装中结温较大的子芯片出现严重低估的情况，从而避免了由于对SiP系统级封装中结温较大的子芯片的严重低估而带来的严重危害。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理
图1是根据一示例性实施例示出的一种系统级封装芯片的结温预测的方法流程图；
图2是根据一示例性实施例示出的一种有限元分析模型的结构示意图；
图3是根据一示例性实施例示出的一种温度云图；
附图标记说明：
1、子芯片；2、模塑混合物；3、基板。
具体实施方式
以下描述和附图充分地示出本文的具体实施方案，以使本领域的技术人员能够实践它们。一些实施方案的部分和特征可以被包括在或替换其他实施方案的部分和特征。本文的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。本文中，术语“第一”、“第二”等仅被用来将一个元素与另一个元素区分开来，而不要求或者暗示这些元素之间存在任何实际的关系或者顺序。实际上第一元素也能够被称为第二元素，反之亦然。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的结构、装置或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种结构、装置或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的结构、装置或者设备中还存在另外的相同要素。本文中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
根据本发明实施例，提供了一种系统级封装芯片的结温预测方法，图1是根据一示例性实施例示出的一种系统级封装芯片的结温预测的方法流程图，如图1所示，方法包括以下步骤：
S11、对系统级封装芯片的设计方案建立有限元分析模型；
S12、搭建热阻测试环境；
S13、对系统级封装芯片中的每个子芯片单独施加第一功耗，并在第一设定温度环境中仿真获知子芯片位置的温度，获得温升矩阵；
S14、根据温升矩阵获得第一设定温度环境的热阻矩阵，热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻；
S15、在实际工况环境温度中，根据热阻矩阵和第二功耗通过计算获得子芯片同时工作时的理论结温。
本发明实施例通过建立有限元分析模型，搭建热阻测试环境，获得温升矩阵，根据温升矩阵来获得热阻矩阵，并计算获得实际工况环境温度中的每个子芯片同时工作时的理论结温，其中热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻，来对系统级封装芯片的结温进行预测，由于在结温预测过程中采用了热阻矩阵，其中，热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻，考虑到了SiP系统级封装中子芯片的功率分配和变化，不会出现功率差异较大的SiP系统级封装中结温较大的子芯片出现严重低估的情况，从而避免了由于对SiP系统级封装中结温较大的子芯片的严重低估而带来的严重危害，将热阻矩阵应用于系统级封装芯片的结温预测，考虑了子芯片的自身热阻和子芯片之间的耦合作用，避免了每个子芯片功率差异较大导致的预估失真，大大提高了系统级封装芯片的结温预测的精度。
在一些可选实施例中，结温预测方法还包括：在获得子芯片同时工作时的理论结温后，验证理论结温的准确性。
通过对计算获得的子芯片同时工作的理论结温进行验证，可验证计算获得的理论结温的准确性。
在一些可选实施例中，验证理论结温的准确性包括通过模拟仿真获得实际仿真结温，并与理论结温对比，得到两种结果之间的偏差。
其中通过模拟仿真获得实际仿真结温来作为系统级封装芯片的实际结温，并与计算获得的理论结温进行对比，得到两种结果之间的偏差，可用于验证理论接温的准确性。
在一些可选实施例中，偏差采用(理论结温-实际仿真结温)/实际仿真结温来计算，当偏差在±3％及以内时，理论结温为准确。
通过将偏差采用(理论结温-实际仿真结温)/实际仿真结温来计算，从而更好地对偏差进行量化，其中，当偏差在±3％及以内时，理论结温为准确，从而可对计算获得的理论结温的准确性进行更加有效的确认，使得对理论结温的预测结果更加容易评价。
在一些可选实施例中，理论结温的计算公式为[Tj1 Tj2 … Tjn]T＝[R][Q1 Q2 …Qn]T+Ta；
其中，[Tj0 Tj1 … Tjn]T为理论结温；[R]为热阻矩阵；
[Q1 Q2 … Qn]T为功率矩阵，Ta为实际工况环境温度。
其中，通过采用公式对理论结温进行计算，可更好地、更稳定地预测不同实际工况环境温度，不同功率矩阵下的系统级封装芯片的理论结温情况。
其中R表示介质吸收1W热量后该传热路径上介质的温升，单位为K/W或℃/W，可采用公式计算，具体公式为：
其中，Rjx表示子芯片到某一参考位置的热阻，Tj为子芯片结温，Tx为参考点温度，P为子芯片的功耗，热阻值大表示在该通路上子芯片工作时产生的热量不容易传递，子芯片位置的温度比较高，参考点的温度比较低。
在计算过程中，可采用结板热阻来代替热阻矩阵。
在一些可选实施例中，图2是根据一示例性实施例示出的一种有限元分析模型的结构示意图，如图2所示，系统级封装芯片的子芯片1的数量为多个，均采用导电胶固定于基板3。
通过在系统级封装芯片设置多个子芯片1，并采用导电胶固定于基板3上，可实现系统级封装芯片的安装。
在一些可选实施例中，系统级封装芯片的子芯片1均采用模塑混合物2进行固封，封装形式为球状引脚栅格阵列封装(Ball Grid Array，BGA)。
通过采用采用模塑混合物2来对系统级封装芯片的子芯片1进行固封，可使得系统级封装芯片具有良好的散热效果。
在一些可选实施例中，第二功耗不同于第一功耗。
通过将第二功耗不同于第一功耗，可获得不同功耗对应的理论结温结果。
当然，第二功耗也可与第一功耗相同，通过将第二功耗与第一功耗相同，得到第一功耗在实际工况环境温度下的理论结温结果。
在一些可选实施例中，在对系统级封装芯片的设计方案建立有限元分析模型过程中，包括利用有限元软件按照物理参数进行合理简化。
其中，对参数进行合理简化，主要包括省略电阻、电容等无源器件，此类器件尺寸小且自身无功耗，所以对SiP模块整体温度分布的影响微乎其微；省略键合指、键合丝等键合细节，由于子芯片均通过导电胶与基板相连，键合细节会极大增加模型复杂度，同时散热作用与模塑混合物和焊球相比可以忽略；同时将焊球用圆柱体等效，这是因为实际生产中，焊球与焊盘的接触表面无法统一，无法建立精确模型，其次用圆柱体等效，更有利于生成规整有序的有限单元，会提高计算精度与计算效率。
通过对系统级封装芯片的设计方案进行合理简化，可使得在有限元软件中建立分析模型更加容易，高效。
下面结合具体的使用过程进行展开描述。
其中，系统级封装芯片包括5个子芯片，均采用导电胶固定于基板3上，最后采用模塑混合物2进行固封。
S11、对系统级封装芯片的设计方案建立有限元分析模型；
在有限元软件中，按照系统级封装芯片的实际组成和布局进行建模，其中封装形式为焊球阵列封装(BGA)封装，焊球简化为圆柱。
S12、搭建热阻测试环境；
其中，搭建热阻测试环境采用国际固态技术协会(JEDEC)标准中的相关规定，系统级封装芯片的热阻测试环境为系统级封装芯片放置于基板3上，将系统级封装芯片和基板放置于密闭空间内，基板3四周的面处于恒定温度，系统级封装芯片的热量只通过基板3传导至基板3四周恒温的壁面。
在有限元软件热分析模块中，搭建如图2所示热阻测试环境的操作过程为，按宏命令(Macros)—封装(Package)—集成电路封装(IC packages)—焊球阵列封装(BGA)路径调出塑料焊球阵列封装创建(pbgacreation)操作面板，在尺寸(Dimensions)下输入封装模块尺寸，选择模型类型(ModelType)为提取结板热阻(CharacterizeJB)，保留基板(board.1)及四个壁面，其余均删除。
S13、对系统级封装芯片中的每个子芯片单独施加第一功耗，并在第一设定温度环境中仿真获知子芯片位置的温度，获得温升矩阵；
具体过程为施加边界条件，求解系统级封装芯片工作时每个子芯片结温，得到温升矩阵。边界条件为，设置基板的四个壁面为同一恒定温度T1，由于结-板热阻仅考虑传导，所以在基础参数(BasicParameters)操作面板中关闭对流和辐射换热；划分网格选择非结构化网格，网格尺寸为求解域对应方向的1/20；给5颗子芯片编号0-4，依次分别施加第一功耗，记为Qi(i＝0,1,2,3,4)，进行5次仿真，经过后处理得到每个子芯片单独工作时自身及其他芯片的结温，如图3所示为第0颗芯片功耗为2W时各子芯片及基板温度云图，可以看出不同位置的温度是存在明显差异的，将各子芯片结温与环境温度T1作差即得到5×5阶的温升矩阵[ΔT]，ΔTij表示第i个芯片单独工作时第j个芯片的温升。
S14、根据温升矩阵获得第一设定温度环境的热阻矩阵，热阻矩阵包括子芯片的自身热阻和子芯片之间的耦合热阻。
具体过程为根据热阻定义，求解计算热阻矩阵。因此根据公式Rij＝ΔTij/Qj，计算各子芯片自身热阻Rii和耦合热阻Rij(i≠j)，表示第j个芯片发热功率每增加1W时第i个芯片的温升，组集后得到5×5阶热阻矩阵[R]；
S15、在实际工况环境温度中，给子芯片施加第二功耗，根据热阻矩阵通过计算获得子芯片同时工作时的理论结温。
根据热阻矩阵[R]，给定实际工况，如环境温度Ta，Ta可与T1不同，给每个子芯片同时施加第二功耗，按照以下公式计算得到多子芯片同时工作时的系统级封装芯片结温，定义为理论预测结温。
[R][Q0 Q1 … Q4]T+Ta＝[Tj0 Tj1 … Tj4]T
在获得子芯片同时工作时的理论结温后，验证理论结温的准确性。
其中，验证理论结温的准确性包括通过模拟仿真获得实际仿真结温，并与理论结温对比，得到两种结果之间的偏差。
其中，实际仿真结果为[ΔT]+Ta，得到二者之间的偏差为2.2％，证明理论结温为准确的。
例如，在环境温度为25℃，其中五个子芯片编号分别为0-4，其功耗分别为2W、0.33W、0.17W、0.165W和0.155W，通过本方法得到的理论结温为79.0627℃，实际仿真结温为78.4611℃，则误差为1.13％，说明理论结温的准确性。
采用理论结温预测的方法，可通过公式来计算得到，相比较于采用模拟仿真而言，可快速获得理论结温的结果，且具有通用性强的特点，可快速获得系统级封装芯片的结温预测的结果。
本发明并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (6)
1.一种系统级封装芯片的结温预测方法，其特征在于，所述系统级封装芯片的子芯片的数量为多个，各子芯片通过导电胶固定于基板上，并均采用模塑混合物进行固封，封装形式为球状引脚栅格阵列封装，所述球状引脚栅格阵列封装包括焊球阵列封装；
所述结温预测方法包括以下步骤：
对所述系统级封装芯片的设计方案建立有限元分析模型；
其中，在对所述系统级封装芯片的设计方案建立有限元分析模型过程中，包括利用有限元软件按照物理参数进行合理简化；对参数进行合理简化包括省略电阻、电容、键合指、键合丝，且所述焊球用圆柱体等效；
搭建热阻测试环境；
其中，搭建热阻测试环境包括：将系统级封装芯片和基板放置于密闭空间内，且基板四周的面处于同一恒定温度，按宏命令、封装、集成电路封装、焊球阵列封装的路径调出焊球阵列封装并创建操作面板，在尺寸下输入封装模块尺寸，选择模型类型为提取结板热阻，保留基板及四个壁面，其余均删除；
对所述系统级封装芯片中的每个子芯片单独施加第一功耗，并在第一设定温度环境中仿真获知每个所述子芯片位置的温度，获得温升矩阵；
其中，在基础参数操作面板中关闭对流和辐射换热，划分网格选择非结构化网格，网格尺寸为密闭空间内对应方向的1/20，将各子芯片结温与第一设定温度环境作差即得到温升矩阵；
根据所述温升矩阵获得所述第一设定温度环境的热阻矩阵，所述热阻矩阵包括每个所述子芯片的自身热阻和每个所述子芯片之间的耦合热阻；
在实际工况环境温度中，根据所述热阻矩阵和第二功耗通过计算获得每个所述子芯片同时工作时的理论结温。
2.根据权利要求1所述的结温预测方法，其特征在于，还包括：在获得每个所述子芯片同时工作时的理论结温后，验证所述理论结温的准确性。
3.根据权利要求2所述的结温预测方法，其特征在于，所述验证所述理论结温的准确性包括通过模拟仿真获得实际仿真结温，并与所述理论结温对比，得到两种结果之间的偏差。
4.根据权利要求3所述的结温预测方法，其特征在于，所述偏差采用(理论结温-实际仿真结温)/实际仿真结温来计算，当所述偏差在±3％及以内时，理论结温为准确。
5.根据权利要求1所述的结温预测方法，其特征在于，所述理论结温的计算公式为[Tj1Tj2…Tjn]T＝[R][Q1 Q2…Qn]T+Ta；
其中，[Tj1 Tj2…Tjn]T为所述理论结温；[R]为所述热阻矩阵；
[Q1 Q2…Qn]T为功率矩阵，Ta为实际工况环境温度。
6.根据权利要求1所述的结温预测方法，其特征在于，所述第二功耗不同于所述第一功耗。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| CN201910165368.6A CN109740298B (zh) | 2019-03-05 | 2019-03-05 | 一种系统级封装芯片的结温预测方法 |
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Family
ID=66369386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910165368.6A Active CN109740298B (zh) | 2019-03-05 | 2019-03-05 | 一种系统级封装芯片的结温预测方法 |
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| Country | Link |
|---|---|
| CN (1) | CN109740298B (zh) |
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| US6853944B2 (en) * | 2002-10-29 | 2005-02-08 | Koninklijke Philips Electronics N.V. | Junction temperatures measurements in semiconductor chip package technology |
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| PB01 | Publication | ||
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