CN109739795A - 通信方法、处理器、主辅系统、计算机可读介质 - Google Patents

Abstract

本公开提供了一种通信方法，该方法包括：将第一待传输数据分别通过多路SPI总线传输至处理器。本公开实施例提供的将第一待传输数据分别通过多路SPI总线传输至处理器的通信方法，实现了确保数据的安全性和可靠性，以及服务的连续性的效果。本公开还提供了一种处理器、主辅系统、计算机可读介质。

Description

通信方法、处理器、主辅系统、计算机可读介质

技术领域

本公开实施例涉及互联网技术领域，特别涉及通信方法、处理器、主辅系统、计算机可读介质。

背景技术

在信息化蓬勃发展的今天，网络已经延伸到社会的方方面面。随着物联网的不断进步，以逐渐进入自动驾驶的新时代。

在现有技术中，自动驾驶中包括主辅系统，具体包括性能处理器(PerformanceProcessor)和安全处理器(safety MCU)。且性能处理器(Performance Processor)和安全处理器(safety MCU)之间通过1路SPI总线连接，通过该1路SPI总线进行数据的传输。

发明内容

本公开实施例提供一种通信方法、处理器、主辅系统、计算机可读介质。

根据本公开实施例的一个方面，本公开实施例提供了一种通信方法，包括：

将第一待传输数据分别通过多路SPI总线传输至处理器。

在一些实施例中，还包括：

分别通过多路所述SPI总线接收所述处理器发送的第二待传输数据；

对所述第二待传输数据校验，得到第一校验结果；

通过多路所述SPI总线将所述第一校验结果传输至所述处理器。

在一些实施例中，响应于多路所述SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

在一些实施例中，还包括：

响应于所述第一计数值大于预设的第一计数阈值，对所述第一计数值对应的SPI总线软复位。

在一些实施例中，还包括：

响应于多路所述SPI总线中任意所述SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

在一些实施例中，所述第一计数阈值大于或小于所述处理器对应的第二计数阈值。

在一些实施例中，如果多路所述SPI总线为两路SPI总线，则所述将第一待传输数据分别通过多路SPI总线传输至处理器，具体包括：

通过第一路SPI总线将所述第一待传输数据发送至所述处理器，并对传输计时；

响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将所述第一待传输数据发送至所述处理器。

在一些实施例中，所述时间阈值大于任意SPI总线的一次校验及传输时间之和。

根据本公开实施例的另一个方面，本公开实施例还提供了一种处理器，包括：

传输模块用于：将第一待传输数据分别通过多路SPI总线传输至第一处理器。

在一些实施例中，还包括：

接收模块用于：分别通过多路所述SPI总线接收所述第一处理器发送的第二待传输数据；

校验模块用于：对所述第二待传输数据校验，得到第一校验结果；

所述传输模块还用于：通过多路所述SPI总线将所述第一校验结果传输至所述第一处理器。

在一些实施例中，还包括：

记录模块用于：响应于多路所述SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

在一些实施例中，还包括：

复位模块用于：响应于所述第一计数值大于预设的第一计数阈值，对所述第一计数值对应的SPI总线软复位。

在一些实施例中，还包括：

清零模块用于：响应于多路所述SPI总线中任意SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

在一些实施例中，所述传输模块具体用于：通过第一路SPI总线将所述第一待传输数据发送至所述第一处理器，并对传输计时，响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将所述第一待传输数据发送至所述第一处理器。

根据本公开实施例的另一个方面，本公开实施例还提供了一种主辅系统，包括：两个如权利要求9至14中任一项所述的处理器和，分别与两个所述处理器连接的多路SPI总线，每个所述处理器分别通过多路所述

SPI总线将其对应的待传输数据传输至另一个处理器。

在一些实施例中，多路所述SPI总线为两路SPI总线。

在一些实施例中，当两个所述处理器中的一个处理器为性能处理器时，则另一个所述处理器为安全处理器。

根据本公开实施例的另一个方面，本公开实施例还提供了一种计算机可读介质，其上存储有计算机程序，所述程序被处理器执行时实现如上所述的方法。

本公开实施例提供的将第一待传输数据分别通过多路SPI总线传输至处理器的通信方法，实现了确保数据的安全性和可靠性，以及服务的连续性的效果。

附图说明

附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例实施例进行描述，以上和其他特征和优点对本领域技术人员将变得更加显而易见，在附图中：

图1为本公开实施例提供的一种通信方法的示意图；

图2为本公开另一实施例提供的一种通信方法的示意图；

图3为本公开另一实施例提供的一种通信方法的示意图；

图4为本公开另一实施例提供的一种通信方法的示意图；

图5为本公开另一实施例提供的一种通信方法的示意图；

图6为本公开实施例提供的一种处理器的示意图；

图7为本公开实施例提供的一种主辅系统的示意图；

附图标记：

1、传输模块，2、接收模块，3、校验模块，4、记录模块，5、复位模块，6、清零模块，10、性能处理器，20、安全处理器。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的通信方法、处理器、主辅系统、计算机可读介质进行详细描述。

在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。

如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。

本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。

本文所述实施例可借助本公开的理想示意图而参考平面图和/或截面图进行描述。因此，可根据制造技术和/或容限来修改示例图示。因此，实施例不限于附图中所示的实施例，而是包括基于制造工艺而形成的配置的修改。因此，附图中例示的区具有示意性属性，并且图中所示区的形状例示了元件的区的具体形状，但并不旨在是限制性的。

除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。

根据本公开实施例的一个方面，本公开实施例提供了一种通信方法。

请参阅图1，图1为本公开实施例提供的一种通信方法的示意图。

如图1所示，该方法包括：

S1：将第一待传输数据分别通过多路SPI总线传输至处理器。

在本公开实施例中，分别通过多路SPI总线将第一待传输数据进行传输，可以实现当某一路SPI总线或某多路SPI总线故障时，通过其它的SPI总线将第一待传输数据进行传输。从而实现确保数据传输的时效性。

具体地，如：当有3路SPI总线时，则每一路SPI总线均会对第一待传输数据进行传输。当其中1路SPI总线故障时，则可继续通过另外两路SPI总线将第一待传输数据进行传输。从而避免无法传输第一待传输数据的弊端。

其中，在S1之前，还包括：

S01：获取第一初始数据。

S02：对第一初始数据打包和校验，生成第一待传输数据。

结合图2可知(图2为本公开另一实施例提供的一种通信方法的示意图)，在一种可能实现的技术方案中，该方法还包括：

S2：分别通过多路SPI总线接收处理器发送的第二待传输数据。

可以理解的是，本公开实施例的执行主体A通过每一路SPI总线对处理器发送的第二待传输数据进行接收。

也就是说，处理器会分别通过多路SPI总线将第二待传输数据发送至A。

且，需要说明的是，A传输数据的步骤和A接收数据的步骤之间没有必然的前后逻辑关系。也就是说，A传输数据的步骤可能在接收数据的步骤之前，也可能在接收数据的步骤之后。即S1和S2并无绝对的先后关系。

S3：对第二待传输数据校验，得到第一校验结果。

参见上一实施例可知，第二待传输数据是处理器对其获取到的第二初始数据打包和校验生成的。具体基于处理器对第二待传输数据校验的方式对第二待传输数据进行校验。

S4：通过多路SPI总线将第一校验结果传输至处理器。

结合图3可知(图3为本公开另一实施例提供的一种通信方法的示意图)，在一种可能实现的技术方案中，该方法还包括：

S5：响应于多路SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

可以理解的是，校验结果有两种情况，一种为校验结果错误，一种为校验结果正确。

如：第一路SPI总线对应的第一校验结果错误，则记录第一路SPI总线的错误计数值。具体地，可通过在第一路SPI总线对应的错误计数值的基础上进行加1处理。即，当第一次第一路SPI总线的第一校验结果错误时，则将第一SPI总线的错误计数值记录为1(初始值为0)。当第二次第一路SPI总线的第一校验结果错误时，则在1的基础上再加1处理，即第一SPI总线的错误计数值为2。

在一些实施例中，当第一校验结果错误时，则将第二待传输数据丢弃。

结合图4可知(图4为本公开另一实施例提供的一种通信方法的示意图)，在一种可能实现的技术方案中，该方法还包括：

S6：响应于第一计数值大于预设的第一计数阈值，对第一计数值对应的SPI总线软复位。

可以理解的是，SPI总线在对数据进行传输时，每相邻两次数据传输之间存在一定的时间间隔。因此，当需要对SPI总线软复位时，则基于时间间隔确定执行SPI总线执行软复位操作的时间。即，在SPI总线完成当前数据传输，还未执行下一次数据传输时，对SPI总线进行软复位。

在一些实施例中，第一计数阈值大于或小于处理器对应的第二计数阈值。

将A对应的第一计数阈值和处理器对应的第二计数阈值设置为不相同的数值，便于A和处理器不同时复位。

结合图5可知(图5为本公开另一实施例提供的一种通信方法的示意图)，在一种可能实现的技术方案中，该方法还包括：

S7：响应于多路SPI总线中任意SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

在本公开实施例中，若第一路SPI总线对应的第一校验结果正确，则对第一路SPI总线对应的错误计数值清零。

在一些实施例中，将第二待传输数据存储至数据缓冲区。

在一种可能实现的技术方案中，如果多路SPI总线为两路SPI总线，则S1具体包括：

S1-1：通过第一路SPI总线将第一待传输数据发送至处理器，并对传输计时。

S1-2：响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将第一待传输数据发送至处理器。

当为多路SIP总线将第一待传输数据传输时，可通过同步传输的方式。当然，还可通过异步传输的方式传输第一待传输数据。当然，还可通过同步+异步传输的方式传输第一待传输数据。

在本公开实施例中，当为两路SPI总线，即第一路SPI总线和第二路SPI总线时，则采用异步传输的方式对第一待传输数据进行传输。具体地，先通过第一路SPI总线将第一待传输数据传输，在一定时间间隔后，通过第二路SPI总线将第一待传输数据传输。

其中，每一路SPI总线均为四线制(MISO\MOSI\CS\CLK)。

在一些实施例中，时间阈值大于任意SPI总线的一次校验及传输时间之和。

根据本公开实施例的另一个方面，本公开实施例还公开了一种处理器。

请参阅图6，图6为本公开实施例提供的一种处理器的示意图。

如图6所示，该处理器包括：

传输模块用于：将第一待传输数据分别通过多路SPI总线传输至第一处理器。

结合图6可知，在一种可能实现的方案中，该处理器还包括：

接收模块用于：分别通过多路SPI总线接收第一处理器发送的第二待传输数据；

校验模块用于：对第二待传输数据校验，得到第一校验结果；

传输模块还用于：通过多路SPI总线将第一校验结果传输至第一处理器。

结合图6可知，在一种可能实现的方案中，该处理器还包括：

记录模块用于：响应于多路SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

结合图6可知，在一种可能实现的方案中，该处理器还包括：

复位模块用于：响应于第一计数值大于预设的第一计数阈值，对第一计数值对应的SPI总线软复位。

结合图6可知，在一种可能实现的方案中，该处理器还包括：

清零模块用于：响应于多路SPI总线中任意SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

在一种可能实现的方案中，传输模块具体用于：通过第一路SPI总线将第一待传输数据发送至第一处理器，并对传输计时，响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将第一待传输数据发送至第一处理器。

根据本公开实施例的另一个方面，本公开实施例还公开了一种主辅系统。

请参阅图7，图7为本公开实施例提供的一种主辅系统的示意图。

如图7所示，该系统包括两个上所述的处理器和，分别与两个处理器连接的多路SPI总线，每个处理器分别通过多路SPI总线将其对应的待传输数据传输至另一个处理器。

结合图7可知，在一种可能实现的技术方案中，多路SPI总线为两路SPI总线。

结合图7可知，在一种可能实现的技术方案中，当两个处理器中的一个处理器为性能处理器时，则另一个处理器为安全处理器。

在自动驾驶的主辅系统(即自动驾驶的车载计算单元)包括性能处理器和安全处理器。其中，性能处理器的算力较高，用于处理camera、激光雷达等需要高算力的传感器数据，处理环境感知等复杂算法。安全处理器的算力较低，但是其安全性可靠性较高，用于对车辆的控制以及整个车载计算单元的监控。性能处理器(或安全处理器)通过两路SPI总线分别将待传输数据传输至安全处理器(或性能处理器)，实现了确保数据的安全性和可靠性，以及服务的连续性的效果。

根据本公开实施例的另一个方面，本公开实施例还提供了一种计算机可读介质，其上存储有计算机程序，所述程序被处理器执行时实现如上所述的方法。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (18)

1.一种通信方法，包括：

将第一待传输数据分别通过多路SPI总线传输至处理器。

2.根据权利要求1所述的方法，其中，还包括：

分别通过多路所述SPI总线接收所述处理器发送的第二待传输数据；

对所述第二待传输数据校验，得到第一校验结果；

通过多路所述SPI总线将所述第一校验结果传输至所述处理器。

3.根据权利要求2所述的方法，其中，还包括：

响应于多路所述SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

4.根据权利要求3所述的方法，其中，还包括：

响应于所述第一计数值大于预设的第一计数阈值，对所述第一计数值对应的SPI总线软复位。

5.根据权利要求2所述的方法，其中，还包括：

响应于多路所述SPI总线中任意所述SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

6.根据权利要求4所述的方法，其中，所述第一计数阈值大于或小于所述处理器对应的第二计数阈值。

7.根据权利要求2至6中任一项所述的方法，其中，如果多路所述SPI总线为两路SPI总线，则所述将第一待传输数据分别通过多路SPI总线传输至处理器，具体包括：

通过第一路SPI总线将所述第一待传输数据发送至所述处理器，并对传输计时；

响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将所述第一待传输数据发送至所述处理器。

8.根据权利要求7所述的方法，其中，所述时间阈值大于任意SPI总线的一次校验及传输时间之和。

9.一种处理器，包括：

传输模块用于：将第一待传输数据分别通过多路SPI总线传输至第一处理器。

10.根据权利要求9所述的处理器，其中，还包括：

接收模块用于：分别通过多路所述SPI总线接收所述第一处理器发送的第二待传输数据；

校验模块用于：对所述第二待传输数据校验，得到第一校验结果；

所述传输模块还用于：通过多路所述SPI总线将所述第一校验结果传输至所述第一处理器。

11.根据权利要求10所述的处理器，其中，还包括：

记录模块用于：响应于多路所述SPI总线中任意SPI总线对应的第一校验结果错误，记录第一校验结果错误的SPI总线对应的错误计数值，得到第一计数值。

12.根据权利要求11所述的处理器，其中，还包括：

复位模块用于：响应于所述第一计数值大于预设的第一计数阈值，对所述第一计数值对应的SPI总线软复位。

13.根据权利要求10所述的处理器，其中，还包括：

清零模块用于：响应于多路所述SPI总线中任意SPI总线对应的第一校验结果正确，对第一校验结果正确的SPI总线对应的错误计数值清零。

14.根据权利要求10至13中任一项所述的处理器，其中，

所述传输模块具体用于：通过第一路SPI总线将所述第一待传输数据发送至所述第一处理器，并对传输计时，响应于计时的时间等于预设的时间阈值，通过第二路SPI总线将所述第一待传输数据发送至所述第一处理器。

15.一种主辅系统，包括：两个如权利要求9至14中任一项所述的处理器和，分别与两个所述处理器连接的多路SPI总线，每个所述处理器分别通过多路所述SPI总线将其对应的待传输数据传输至另一个处理器。

16.根据权利要求15所述的系统，其中，多路所述SPI总线为两路SPI总线。

17.根据权利要求15或16所述的系统，其中，

当两个所述处理器中的一个处理器为性能处理器时，则另一个所述处理器为安全处理器。

18.一种计算机可读介质，其上存储有计算机程序，其中，所述程序被处理器执行时实现如权利要求1至8中任一所述的方法。