CN109739697A - 一种基于高速数据交换的强实时性双机同步容错系统 - Google Patents
一种基于高速数据交换的强实时性双机同步容错系统 Download PDFInfo
- Publication number
- CN109739697A CN109739697A CN201811528313.9A CN201811528313A CN109739697A CN 109739697 A CN109739697 A CN 109739697A CN 201811528313 A CN201811528313 A CN 201811528313A CN 109739697 A CN109739697 A CN 109739697A
- Authority
- CN
- China
- Prior art keywords
- machine
- module
- processing unit
- working
- fpga
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
本发明涉及一种基于高速数据交换的强实时性双机同步容错系统，其中，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；本发明利用多个高性能的双口RAM分类构建双机间高速数据传送接口，A处理单元与ARM处理器的信息共享和同步、B处理单元与ARM处理器间的信息共享和同步，使双机间数据同步的速度提高近两倍，极大地提高了双机容错的实时性，解决了双机切换过程中数据丢包、任务间断等问题，进一步提高系统可靠性。
Description
技术领域
本发明属于计算机技术领域，具体涉及一种基于高速数据交换的强实时性双机同步容错系统。
背景技术
在控制计算机技术领域，对计算机的实时性和可靠性有很高的要求。为了进一步提高系统可靠性，容错技术被提出。在工程实现中，通常采用同构的双余度结构、通过冷备份或热备份方式实现系统容错。冷备份系统中备份机不运行应用程序，工作机故障后再启动备份机，双机切换时间长、延误任务时机，不符合控制系统的实时性要求。热备份的关键是备份机要获取工作机的状态，工作机故障时，能够将备份机快速切换为工作机。目前多使用软件实现工作机状态获取，双机应用程序可通过关键点的同步完成结果的比较输出。该方式使双机间通信链路的通信量极大，较低的同步程度和低速的通信链路限制了系统的可靠性和实时性。
因此，有必要针对双机容错系统中双机切换过程中数据丢包、任务间断等问题，设计一种有效的双机同步容错系统，确保系统实时可靠工作。
发明内容
本发明的目的在于提供一种基于高速数据交换的强实时性双机同步容错系统，用于解决双机容错系统中双机切换过程中数据丢包、任务间断等问题
本发明一种基于高速数据交换的强实时性双机同步容错系统，其中，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机处理单元包括：A机断电保护模块、A机电源模块、A机主处理器模块和A机功能模块；B机处理单元包括：B机断电保护模块、B机电源模块、B机主处理器模块和B机功能模块；仲裁单元包括：ARM处理器、FPGA、高速双口RAM、高速双口RAM、高速双口RAM以及电源转换模块；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；A机电源模块进行电源转换和滤波后，为A机主处理器模块和A机功能模块供电；A机主处理器模块提供本处理单元系统运行平台；A机功能模块用于RS422和IO控制；B机电源模块进行电源转换和滤波后，为B机主处理器模块和B机功能模块供电；B机主处理器模块提供本处理单元系统运行平台，B机功能模块用于RS422和IO控制；A机处理单元、B机处理单元分别定时向A机和B机发送周期性软件码，A机和B机根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态，当软件码异常，告知ARM处理器，并判断故障等级，ARM处理器收到周期性软件码异常信息后，首先通过A机和B机读取双机的工作模式，若是工作机，通过FPGA重新使能输出，禁止工作机功能模块的对外接口输出，自动将备份机切换为工作机；工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，工作机和备份机间进行任务同步时，工作机处理单元首先将数据写操作，并在写操作完后，进行备份机软件同步；A机断电保护模块产生断电中断，并给A机处理单元提供断电保护时间，B机断电保护模块产生断电中断，并给B机处理单元提供断电保护时间。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，FPGA包括：点灯模块、工作机对外输出端口控制模块、工作机复位模块、ARM读写寄存器模块、A机周期性软件码处理模块、A机发送中断与读写中断状态寄存器模块、A机双口RAM读写寄存器模块、B机周期性软件码处理模块、B机发送中断与读写中断状态寄存器模块、B机双口RAM读写寄存器模块；ARM处理器输出端分别与点灯模块、工作机对外输出端口控制模块、工作机复位模块和ARM读写寄存器模块的输入端连接，点灯模块用于对A机处理单元和B机处理单元工作状态进行显示，工作机对外输出端口控制模块用于双机对外输出控制，工作机的功能模块进行对外接口输出，备份机的功能模块不进行对外接口输出，工作机复位模块用于对工作机复位的控制，ARM读写寄存器模块通过ARM处理器通过读取相应寄存器，获取工作机复位及关机状态、指示灯状态功能模块对外接口使能状态；A机周期性软件码处理模块和B机周期性软件码处理模块分别用于仲裁单元对A机处理单元和B机处理单元的状态检测和异常处理；A机发送中断与读写中断状态寄存器模块用于A机处理单元写完中断状态寄存器，发送中断操作给ARM处理器，B机发送中断与读写中断状态寄存器模块用于B机处理单元写完中断状态寄存器，发送中断操作给ARM处理器；A机双口RAM读写寄存器模块和B机双口RAM读写寄存器模块分别用于A机处理单元以及B机处理单元与RAM处理单元通过高速双口RAM读写操作进行数据交互。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，经FPGA的A机发送中断与读写中断状态寄存器模块发送给ARM处理器，ARM处理器通过FPGA中的ARM读写寄存器模块获取双机工作模式，若A机为工作机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据，并通过FPGA中的工作机对外输出端口控制模块重新使能对外接口输出，通过FPGA中的点灯模块对B机处理单元工作状态进行重新点灯，若A机为备份机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机工作状态信号进入仲裁单元后，通过FPGA逻辑单元中A机双口RAM读写寄存器模块写入到高速双口RAM，B机工作状态信号进入仲裁单元后，通过FPGA中B机双口RAM读写寄存器模块写入到高速双口RAM，然后交于ARM处理器判断和处理。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机断电保护模块断电时，为A机处理单元提供5秒以上持续供电，B机处理单元的B机断电保护模块断电时，为B机处理单元提供5秒以上持续供电。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，FPGA中的工作机对外输出端口控制模块使能工作机功能模块的对外接口输出，禁止备份机功能模块的对外接口输出，通过FPGA中的点灯模块对双机的工作状态进行显示。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，仲裁单元收到任一断电保护模块供电后，经内部电源转换模块36转换为5V，分别给ARM处理器、高速双口RAM以及FPGA供电。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机处理单元、B机处理单元分别定时向A机周期性软件码处理模块和B机周期性软件码处理模块发送周期性软件码，A机周期性软件码处理模块和B机周期性软件码处理模块根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态。
根据本发明的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，根据软件码故障等级的高低对A机处理单元1进行处理操作，若故障等级低时，通过FPGA中的点灯模块将A机处理单元的故障灯点亮，工作灯熄灭，将B机处理单元工作灯点亮；若故障等级高时，通过FPGA中的工作机复位模块将A机处理单元复位，并通过FPGA中的点灯模块将B机处理单元工作灯点亮。
本发明利用多个高性能的双口RAM分类构建双机间高速数据传送接口，快速高效地实现双机数据同步和信息交换。使用三个高速双口RAM分别用于A处理单元和B处理单元的任务同步、A处理单元与ARM处理器的信息共享和同步、B处理单元与ARM处理器间的信息共享和同步，使双机间数据同步的速度提高近两倍，极大地提高了双机容错的实时性，解决了双机切换过程中数据丢包、任务间断等问题，进一步提高系统可靠性。
附图说明
图1为一种基于高速数据交换的强实时性双机同步容错系统；
图2为FPGA组成框图。
附图标记：
1.A机处理单元 2.B机处理单元 3.仲裁单元 4.对外接口
11.A机断电保护模块 12.A机电源模块 13.A机功能模块14.A机主处理器模块
21.B机断电保护模块 22.B机电源模块 23.B机功能模块24.B机主处理器模块
31.ARM处理器 32.FPGA 33.高速双口RAM33 34.高速双口RAM34 35.高速双口RAM35 36.电源转换模块
321.点灯模块 322.工作机对外输出端口控制模块 323.工作机复位模块324.RAM读写寄存器模块 325.A机周期性软件码处理模块 326.A机发送中断与读写状态寄存器模块 327.A机双口RAM读写寄存器模块 328.B机周期性软件码处理模块 329.B机发送中断与读写状态寄存器模块 3210.B机双口RAM读写寄存器模块
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1所示为一种基于高速数据交换的强实时性双机同步容错系统示意图，图2所示为FPGA组成框图，如图1以及图2所示，本发明一种基于高速数据交换的强实时性双机同步容错系统包括：A机处理单元1、B机处理单元2、仲裁单元3和对外接口4。A机处理单元1包括：A机断电保护模块21、A机电源模块22、A机主处理器模块23和A机功能模块24。B机处理单元2包括：B机断电保护模块21、B机电源模块22、B机主处理器模块23和B机功能模块24。仲裁单元3包括：ARM处理器31、FPGA32、高速双口RAM33、高速双口RAM34、高速双口RAM35以及电源转换模块36。FPGA32包括：点灯模块321、工作机对外输出端口控制模块322、工作机复位模块323、ARM读写寄存器模块324、A机周期性软件码处理模块325、A机发送中断与读写中断状态寄存器模块326、A机双口RAM读写寄存器模块237、B机周期性软件码处理模块328、B机发送中断与读写中断状态寄存器模块329、B机双口RAM读写寄存器模块2310。
如图1所示，A机处理单元1中，A机断电保护模块11的输出端与A机电源模块12的输入端连接，A机电源模块12的输出端分别与A机主处理器模块13和A机功能模块14的输入端连接，A机主处理器模块13与A机功能模块14双向连接，A机处理单元1构成一个独立的计算机系统。B机处理单元2中，B机断电保护模块21的输出端与B机电源模块22的输入端连接，B机电源模块22的输出端分别与B机主处理器模块23和B机功能模块24的输入端连接。B机主处理器模块23与B机功能模块24双向连接，B机处理单元2构成一个独立的计算机系统。A机处理单元1和B机处理单元2与对外接口4双向连接，实现系统对外通信。仲裁单元3中，ARM处理器31与FPGA32及FPGA芯片自带的高速双口RAM33和高速双口RAM34分别双向连接。A机主处理器模块13分别与FPGA32和高速双口RAM33双向连接。B机主处理器模块23分别与FPGA32和高速双口RAM34双向连接，实现处理单元与ARM处理器间信息共享与交互。A机主处理器模块13和B机主处理器模块23分别与高速双口RAM35双向连接，实现工作机和备份机的任务同步。FPGA32的输出端分别与A机功能模块14和B机功能模块24的输入端连接，用于控制双机功能模块的对外输出使能。A机功能模块14和B机功能模块24双向互联，用于脉冲信号的收发。A机断电保护模块11的输出端和B机断电保护模块21的输出端分别与仲裁单元3中电源转换模块36的输入端连接，为仲裁单元供电。
如图1所示，A机断电保护模块11实现断电时，为A机处理单元1提供5秒以上持续供电，以供处理单元进行任务阶段处理和数据备份。A机电源模块12实现电源转换和滤波后，为A机主处理器模块13和A机功能模块14供电。A机主处理器模块13提供本处理单元系统运行平台。A机功能模块14实现RS422和IO控制等功能。B机处理单元2的B机断电保护模块21实现断电时，为B机处理单元2提供5秒以上持续供电，以供处理单元进行任务阶段处理和数据备份。B机电源模块22实现电源转换和滤波后，为B机主处理器模块23和B机功能模块24供电。B机主处理器模块23提供本处理单元系统运行平台。B机功能模块24实现RS422和IO控制等功能。
图2为FPGA组成框图，如图2所示，FPGA32各模块功能如下：ARM处理器31输出端分别与点灯模块321、工作机对外输出端口控制模块322、工作机复位模块323和ARM读写寄存器模块324的输入端连接。点灯模块321实现对A机处理单元1和B机处理单元2工作状态进行显示。工作机对外输出端口控制模块322实现双机对外输出控制，工作机的功能模块进行对外接口输出，备份机的功能模块不进行对外接口输出。工作机复位模块323实现对工作机复位的控制。ARM读写寄存器模块324实现ARM通过读取相应寄存器，获取工作机复位及关机状态、指示灯状态、功能模块对外接口使能状态。A机周期性软件码处理模块325、A机发送中断与读写中断状态寄存器模块326输入端均来自A机处理单元1，B机周期性软件码处理模块328、B机发送中断与读写中断状态寄存器模块329输入端来自B机处理单元2，输出端均与ARM处理器输入端连接。A机周期性软件码处理模块325和B机周期性软件码处理模块328分别实现仲裁单元3对A机处理单元1和B机处理单元2的状态检测和异常处理。A机发送中断与读写中断状态寄存器模块326实现A机处理单元1写完中断状态寄存器，发送中断操作给ARM处理器31。B机发送中断与读写中断状态寄存器模块329实现B机处理单元2写完中断状态寄存器，发送中断操作给ARM处理器31。A机双口RAM读写寄存器模块327分别与A机处理单元1和ARM处理器31双向连接。B机双口RAM读写寄存器模块3210分别与B机处理单元2和ARM处理器31双向连接。A机双口RAM读写寄存器模块327和B机双口RAM读写寄存器模块3210分别实现A机处理单元1、B机处理单元2与RAM处理单元31通过高速双口RAM读写操作进行数据交互，当A、B机写完数据时，会向ARM发送一个写完成中断标志信号，当ARM写完数据时，会向A、B机发送一个写完成中断标志信号。
如图1所示，本系统A机处理单元1和B机处理单元2通过数据共享的方法，通过进一步的软件同步，实现双机同步过程。系统上电后，外部电源同时输入给A机断电保护模块11和B机断电保护模块12。A机断电保护模块11输出给A机电源模块12，A机电源模块12进行电压转换和滤波后分别给A机主处理器模块13和A机功能模块14供电。B机断电保护模块21输出给B机电源模块22，B机电源模块22进行电压转换和滤波后分别给B机主处理器模块23和B机功能模块24供电。另外，A机断电保护模块11和B机断电保护模块12同时给仲裁单元3供电，仲裁单元3收到任一断电保护模块供电后，经内部电源转换模块36转换为5V，分别给ARM处理器31、高速双口RAM35、FPGA32供电。
如图1以及图2所示，系统上电后，A机主处理器模块13和B机主处理器模块23分别给仲裁单元3发送工作状态请求信号。A机工作状态信号进入仲裁单元3后，通过FPGA逻辑单元32中A机双口RAM读写寄存器模块327写入到高速双口RAM33，B机工作状态信号进入仲裁单元3后，通过FPGA32中B机双口RAM读写寄存器模块3210写入到高速双口RAM34，然后交于ARM处理器31判断和处理。初始工作时，ARM处理器31将先收到请求信号的处理单元设置为工作机，后者设置为备份机，同时通过FPGA32中的工作机对外输出端口控制模块322使能工作机功能模块的对外接口输出，禁止备份机功能模块的对外接口输出，通过FPGA32中的点灯模块321对双机的工作状态进行显示。
如图1以及图2所示，系统工作过程中，A机处理单元1、B机处理单元2分别定时向A机周期性软件码处理模块325和B机周期性软件码处理模块328发送周期性软件码，A机周期性软件码处理模块325和B机周期性软件码处理模块328根据周期性软件码的状态感知A机处理单元1和B机处理单元2工作状态，当软件码异常，例如软件码消失或前后周期不一致，告知ARM处理器31，并判断故障等级。ARM处理器31收到周期性软件码异常信息后，首先通过A机RAM读写寄存器模块327和B机RAM读写模块3210读取双机的工作模式。例如：A机处理单元1周期性软件码异常，且此时A机处理单元1是备份机，通过FPGA32中的点灯模块321将A机处理单元1的故障灯点亮。若此时A机处理单元1是工作机，通过FPGA32中的工作机对外输出端口控制模块322重新使能B机功能模块的对外接口输出，禁止A机功能模块的对外接口输出，自动将B机处理单元2切换为工作机。并根据软件码故障等级的高低对A机处理单元1进行处理操作，若故障等级低时，仅通过FPGA32中的点灯模块321将A机处理单元1的故障灯点亮、工作灯熄灭，将B机处理单元2工作灯点亮。若故障等级高时，通过FPGA32中的工作机复位模块33将A机处理单元1复位，并通过FPGA32中的点灯模块321将B机处理单元2工作灯点亮。
如图1以及图2所示，工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，备份机用来进行软件同步。高速并行数据接口采用高性能的高速双口RAM实现。仲裁单元3的高速双口RAM35用于工作机和备份机间的通信。工作机和备份机间进行任务同步时，工作机处理单元首先将数据写入高速双口RAM35，并在数据写入完后立即向本处理单元的功能模块发出结束指令，功能模块收到结束指令后，将向接收方的功能模块发送一个脉冲信号，接收方的功能模块收到此脉冲信号后，以中断方式通知主处理器模块从高速双口RAM35中读取数据，进行备份机软件同步。
如图1以及图2所示，A机处理单元1和B机处理单元2都设计有断电保护模块。例如：A机处理单元1断电时，A机断电保护模块11产生断电中断，经FPGA32的A机发送中断与读写中断状态寄存器模块326发送给ARM处理器31，ARM处理器31通过FPGA32中的ARM读写寄存器模块324获取双机工作模式，若A机为工作机，ARM处理器31通知A机处理单元1停止工作，利用断电保护时间进行任务终止和备份数据，并通过FPGA32中的工作机对外输出端口控制模块322重新使能对外接口输出，通过FPGA32中的点灯模块321对B机处理单元2工作状态进行重新点灯。若A机为备份机，ARM处理器31通知A机处理单元1停止工作，利用断电保护时间进行任务终止和备份数据。
本发明利用多个高性能的双口RAM分类构建双机间高速数据传送接口，快速高效地实现双机数据同步和信息交换。使用三个高速双口RAM分别用于A处理单元和B处理单元的任务同步、A处理单元与ARM处理器的信息共享和同步、B处理单元与ARM处理器间的信息共享和同步，使双机间数据同步的速度提高近两倍，极大地提高了双机容错的实时性，解决了双机切换过程中数据丢包、任务间断等问题，进一步提高系统可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (9)
1.一种基于高速数据交换的强实时性双机同步容错系统，其特征在于，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；
A机处理单元包括：A机断电保护模块、A机电源模块、A机主处理器模块和A机功能模块；B机处理单元包括：B机断电保护模块、B机电源模块、B机主处理器模块和B机功能模块；仲裁单元包括：ARM处理器、FPGA、高速双口RAM、高速双口RAM、高速双口RAM以及电源转换模块；
A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；
A机电源模块进行电源转换和滤波后，为A机主处理器模块和A机功能模块供电；A机主处理器模块提供本处理单元系统运行平台；A机功能模块用于RS422和IO控制；B机电源模块进行电源转换和滤波后，为B机主处理器模块和B机功能模块供电；B机主处理器模块提供本处理单元系统运行平台，B机功能模块用于RS422和IO控制；
A机处理单元、B机处理单元分别定时向A机和B机发送周期性软件码，A机和B机根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态，当软件码异常，告知ARM处理器，并判断故障等级，ARM处理器收到周期性软件码异常信息后，首先通过A机和B机读取双机的工作模式，若是工作机，通过FPGA重新使能输出，禁止工作机功能模块的对外接口输出，自动将备份机切换为工作机；
工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，工作机和备份机间进行任务同步时，工作机处理单元首先将数据写操作，并在写操作完后，进行备份机软件同步；
A机断电保护模块产生断电中断，并给A机处理单元提供断电保护时间，B机断电保护模块产生断电中断，并给B机处理单元提供断电保护时间。
2.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，FPGA包括：点灯模块、工作机对外输出端口控制模块、工作机复位模块、ARM读写寄存器模块、A机周期性软件码处理模块、A机发送中断与读写中断状态寄存器模块、A机双口RAM读写寄存器模块、B机周期性软件码处理模块、B机发送中断与读写中断状态寄存器模块、B机双口RAM读写寄存器模块；
ARM处理器输出端分别与点灯模块、工作机对外输出端口控制模块、工作机复位模块和ARM读写寄存器模块的输入端连接，点灯模块用于对A机处理单元和B机处理单元工作状态进行显示，工作机对外输出端口控制模块用于双机对外输出控制，工作机的功能模块进行对外接口输出，备份机的功能模块不进行对外接口输出，工作机复位模块用于对工作机复位的控制，ARM读写寄存器模块通过ARM处理器通过读取相应寄存器，获取工作机复位及关机状态、指示灯状态功能模块对外接口使能状态；A机周期性软件码处理模块和B机周期性软件码处理模块分别用于仲裁单元对A机处理单元和B机处理单元的状态检测和异常处理；A机发送中断与读写中断状态寄存器模块用于A机处理单元写完中断状态寄存器，发送中断操作给ARM处理器，B机发送中断与读写中断状态寄存器模块用于B机处理单元写完中断状态寄存器，发送中断操作给ARM处理器；A机双口RAM读写寄存器模块和B机双口RAM读写寄存器模块分别用于A机处理单元以及B机处理单元与RAM处理单元通过高速双口RAM读写操作进行数据交互。
3.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，经FPGA的A机发送中断与读写中断状态寄存器模块发送给ARM处理器，ARM处理器通过FPGA中的ARM读写寄存器模块获取双机工作模式，若A机为工作机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据，并通过FPGA中的工作机对外输出端口控制模块重新使能对外接口输出，通过FPGA中的点灯模块对B机处理单元工作状态进行重新点灯，若A机为备份机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据。
4.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，A机工作状态信号进入仲裁单元后，通过FPGA逻辑单元中A机双口RAM读写寄存器模块写入到高速双口RAM，B机工作状态信号进入仲裁单元后，通过FPGA中B机双口RAM读写寄存器模块写入到高速双口RAM，然后交于ARM处理器判断和处理。
5.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，A机断电保护模块断电时，为A机处理单元提供5秒以上持续供电，B机处理单元的B机断电保护模块断电时，为B机处理单元提供5秒以上持续供电。
6.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，FPGA中的工作机对外输出端口控制模块使能工作机功能模块的对外接口输出，禁止备份机功能模块的对外接口输出，通过FPGA中的点灯模块对双机的工作状态进行显示。
7.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，仲裁单元收到任一断电保护模块供电后，经内部电源转换模块36转换为5V，分别给ARM处理器、高速双口RAM以及FPGA供电。
8.如权利要求2所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，A机处理单元、B机处理单元分别定时向A机周期性软件码处理模块和B机周期性软件码处理模块发送周期性软件码，A机周期性软件码处理模块和B机周期性软件码处理模块根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态。
9.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，根据软件码故障等级的高低对A机处理单元1进行处理操作，若故障等级低时，通过FPGA中的点灯模块将A机处理单元的故障灯点亮，工作灯熄灭，将B机处理单元工作灯点亮；若故障等级高时，通过FPGA中的工作机复位模块将A机处理单元复位，并通过FPGA中的点灯模块将B机处理单元工作灯点亮。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811528313.9A CN109739697B (zh) | 2018-12-13 | 2018-12-13 | 一种基于高速数据交换的强实时性双机同步容错系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811528313.9A CN109739697B (zh) | 2018-12-13 | 2018-12-13 | 一种基于高速数据交换的强实时性双机同步容错系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109739697A true CN109739697A (zh) | 2019-05-10 |
| CN109739697B CN109739697B (zh) | 2022-10-14 |
Family
ID=66359357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811528313.9A Active CN109739697B (zh) | 2018-12-13 | 2018-12-13 | 一种基于高速数据交换的强实时性双机同步容错系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109739697B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111400109A (zh) * | 2020-04-07 | 2020-07-10 | 上海航天计算机技术研究所 | 基于PCIe高速总线接口的双机冗余备份系统 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101158868A (zh) * | 2007-09-21 | 2008-04-09 | 江苏金智科技股份有限公司 | 基于总线低压差分信号传输的双机数据交换模块 |
| CN101281483A (zh) * | 2008-05-12 | 2008-10-08 | 北京邮电大学 | 双机冗余容错系统及其冗余切换方法 |
| CN101577719A (zh) * | 2009-06-09 | 2009-11-11 | 华为技术有限公司 | 一种双机热备方法、装置和系统 |
| CN101833536A (zh) * | 2010-04-16 | 2010-09-15 | 北京航空航天大学 | 一种冗余仲裁机制的可重构星载计算机 |
| US20100269022A1 (en) * | 2008-11-26 | 2010-10-21 | Arizona Board of Regents, for and behalf of Arizona State University | Circuits And Methods For Dual Redundant Register Files With Error Detection And Correction Mechanisms |
| CN102331786A (zh) * | 2011-07-18 | 2012-01-25 | 北京航空航天大学 | 一种姿轨控计算机双机冷备份系统 |
| CN102521066A (zh) * | 2011-11-15 | 2012-06-27 | 北京空间飞行器总体设计部 | 星载计算机空间环境事件容错方法 |
| CN203786723U (zh) * | 2014-04-18 | 2014-08-20 | 北京盛博协同科技有限责任公司 | 基于x86 pc/104嵌入式cpu模块的双机冗余系统 |
| CN104111881A (zh) * | 2014-07-25 | 2014-10-22 | 中国航天科工集团第二研究院七〇六所 | 一种用于双机冗余热备份计算机的仲裁装置 |
| CN204203956U (zh) * | 2014-11-05 | 2015-03-11 | 广西科技大学鹿山学院 | 数据总线宽度不相等的双口ram读写与仲裁控制器 |
| CN105868054A (zh) * | 2016-03-28 | 2016-08-17 | 上海上讯信息技术股份有限公司 | 一种在双机系统环境下备份数据的方法与设备 |
-
2018
- 2018-12-13 CN CN201811528313.9A patent/CN109739697B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101158868A (zh) * | 2007-09-21 | 2008-04-09 | 江苏金智科技股份有限公司 | 基于总线低压差分信号传输的双机数据交换模块 |
| CN101281483A (zh) * | 2008-05-12 | 2008-10-08 | 北京邮电大学 | 双机冗余容错系统及其冗余切换方法 |
| US20100269022A1 (en) * | 2008-11-26 | 2010-10-21 | Arizona Board of Regents, for and behalf of Arizona State University | Circuits And Methods For Dual Redundant Register Files With Error Detection And Correction Mechanisms |
| CN101577719A (zh) * | 2009-06-09 | 2009-11-11 | 华为技术有限公司 | 一种双机热备方法、装置和系统 |
| CN101833536A (zh) * | 2010-04-16 | 2010-09-15 | 北京航空航天大学 | 一种冗余仲裁机制的可重构星载计算机 |
| CN102331786A (zh) * | 2011-07-18 | 2012-01-25 | 北京航空航天大学 | 一种姿轨控计算机双机冷备份系统 |
| CN102521066A (zh) * | 2011-11-15 | 2012-06-27 | 北京空间飞行器总体设计部 | 星载计算机空间环境事件容错方法 |
| CN203786723U (zh) * | 2014-04-18 | 2014-08-20 | 北京盛博协同科技有限责任公司 | 基于x86 pc/104嵌入式cpu模块的双机冗余系统 |
| CN104111881A (zh) * | 2014-07-25 | 2014-10-22 | 中国航天科工集团第二研究院七〇六所 | 一种用于双机冗余热备份计算机的仲裁装置 |
| CN204203956U (zh) * | 2014-11-05 | 2015-03-11 | 广西科技大学鹿山学院 | 数据总线宽度不相等的双口ram读写与仲裁控制器 |
| CN105868054A (zh) * | 2016-03-28 | 2016-08-17 | 上海上讯信息技术股份有限公司 | 一种在双机系统环境下备份数据的方法与设备 |
Non-Patent Citations (2)
| Title |
|---|
| 杨小兵: "基于双ARM的飞控计算机核心系统的研究与设计", 《中国优秀博硕士学位论文全文数据库(硕士)》 * |
| 贾文涛: "高可靠星载双机备份系统的设计与评估", 《中国优秀硕士学位论文全文数据库》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111400109A (zh) * | 2020-04-07 | 2020-07-10 | 上海航天计算机技术研究所 | 基于PCIe高速总线接口的双机冗余备份系统 |
| CN111400109B (zh) * | 2020-04-07 | 2023-08-01 | 上海航天计算机技术研究所 | 基于PCIe高速总线接口的双机冗余备份系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109739697B (zh) | 2022-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN203786723U (zh) | 基于x86 pc/104嵌入式cpu模块的双机冗余系统 | |
| CN104111881B (zh) | 一种用于双机冗余热备份计算机的仲裁装置 | |
| CN105760241B (zh) | 一种内存数据导出方法和系统 | |
| CN101625568B (zh) | 一种基于数据同步控制器的主控单元热备份系统和实现方法 | |
| CN109005070A (zh) | 一种基于共享内存的双机冗余热备设备 | |
| CN103176870B (zh) | 一种多模式信息交互的冗余安全计算机平台 | |
| CN102724092A (zh) | 一种Profibus-DP现场总线通信协议冗余主站 | |
| CN102830647A (zh) | 一种故障安全的二乘二取二装置 | |
| CN101902069A (zh) | 一种冷备份双机切换电路 | |
| CN108304223A (zh) | 一种用于电源休眠机制的操作系统与硬件平台交互方法 | |
| CN109739697A (zh) | 一种基于高速数据交换的强实时性双机同步容错系统 | |
| CN107783726B (zh) | 存储系统和存储系统中传输信号的方法 | |
| US9026838B2 (en) | Computer system, host-bus-adaptor control method, and program thereof | |
| CN101488105B (zh) | 实现存储双控制器高可用性的方法及存储双控制器系统 | |
| CN102866698A (zh) | 一种分布式控制系统控制器的hmi冗余通讯方法 | |
| CN201932198U (zh) | 并行二乘二取二结构计算机联锁控制系统 | |
| CN205827460U (zh) | 光电式双向快速通道控制器 | |
| CN107423167A (zh) | 一种基于双控存储的ISCSI target冗余控制方法和系统 | |
| CN103607286A (zh) | 基于PowerPC嵌入式系统的多功能通信接口机装置 | |
| CN202006812U (zh) | 三取二结构计算机联锁控制系统 | |
| CN100397301C (zh) | 中央处理器的省电方法 | |
| CN100380282C (zh) | 中央处理单元的节省电源方法及系统 | |
| CN201867791U (zh) | 用于轨道交通的车载atp安全计算机 | |
| CN105159802A (zh) | 一种控制器切换方法及装置 | |
| CN111835908A (zh) | 一种八核新模式自救型手机冷备份系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |