CN109710564B - 基于vdes通信机的大型fpga配置程序无线重构系统 - Google Patents

Abstract

本发明提供了一种基于VDES通信机的大型FPGA配置程序无线重构系统，为了实现有限在轨时间内完成大型FPGA配置程序无线重构，本发明利用VDES上行、AIS上行和ASM上行三种链路，采用整体重构和局部重构两种模式，采用多次校验机制和错误重传机制相配合，从而实现大型FPGA程序无线重构以及保障了每次重构的可靠性。

Description

基于VDES通信机的大型FPGA配置程序无线重构系统

技术领域

本发明涉及一种基于VDES通信机的大型FPGA配置程序无线重构系统。

背景技术

VDES系统(VHF data exchange system VDES)是国际电联于2015发布的，该系统涵括了VDE(VHF data exchange)，ASM(application specific messages) 和AIS(automatic identification system)三种通信体制，是一个复杂和庞大的系统，且该系统随着区域覆盖范围推广和接入用户数的不断增加，信道吞吐量和带宽需不断的更新和往前推进，相应的该系统接入设备无线电软件也需要不断更新换代。星载VDES通信机作为VDES系统的一个卫星应用接入设备，该设备无线电软件是基于FPGA开发的，FPGA属于大型星上软件，卫星在轨运行后对该设备FPGA程序进行版本更新时只能通过无线重构。卫星在轨时间有限，且上行链路资源非常紧张，因此需要一种高效的重构系统。

发明内容

本发明的目的在于提供一种基于VDES通信机的大型FPGA配置程序无线重构系统。

为解决上述问题，本发明提供一种基于VDES通信机的大型FPGA配置程序无线重构系统，包括：

包括：通道自适应接收模块、重构数据块读写模块、重构数据块检测模块、状态报告模块、错误重传模块，其中，

所述通道自适应模块，用于供发端根据上行链路质量选择相应链路重构数据时，并未与收端进行一次握手，收端自适应多通道重构数据，发端将数据通过VDES上行链路、ASM上行链路和AIS上行链路上传，收端获得重构数据后，对这三个链路分别进行FIFO缓存，FIFO读取控制器闭环设计，轮询监听每个 FIFO存储状态，当有数据时才分配时隙，对三路FIFO安排轮询优先级和读取时隙；

所述重构数据块读写模块，用于根据存储芯片的特点建立读写时序控制，先将重构数据写入存储芯片，写完后将当前写入重构数据块读出交给重构数据块检测模块；

所述重构数据块检测模块，用于总共分三次检测；

所述错误重传模块，分为两个部分，分别为发端错误重传部分和手段错误重传部分，用于供收发两端配合完成错误重传；

所述状态报告模块，用于进行链路质量报告、错误状态报告、芯片状态报告和重构状态报告

进一步的，在上述系统中，所述轮询优先级的先后顺序为，VDES链路最高 AIS链路次之。

进一步的，在上述系统中，所述重构数据块读写模块，用于通过首地址查找地址映射表的方式，获取每个数据块的写入首地址，后续首地址进行累加。

进一步的，在上述系统中，所述重构数据块读写模块，用于对于第一次接收的数据直接写入存储芯片，并将该重构数据块到达次数加1，对于第二次及以上达到的数据，将该数据块对应的存储区间擦除，再写入重构数据块，将对应到达次数加1。

进一步的，在上述系统中，所述重构数据块读写模块，用于当出现存储芯片坏块时，将地址映射表中原地址替换为备用存储块地址，以跳过坏块区避免单个坏块区引起的整个存储芯片不能读写。

进一步的，在上述系统中，所述重构数据块检测模块，用于将第一次检测在通道自适应模块后进行，发端在每个重构数据块中加入CRC校验值，收端收到重构数据块后按照校验公式CRC检测，将CRC通过的数据块送入重构数据块读写模块，不通过的数据块直接丢弃，且将错误状态报告给发端，发端收到这种错误报告直接重新发送该数据块；

及用于将第二次检测在重构数据块读写模块后进行，重构数据块写入存储芯片后再读取出来进行CRC校验，第二次检测CRC校验通过，该重构数据块重构正确，将该重构数据块对应的正确表置1，检测不通过，首先将对应错误表置 1，将错误状态报告给发端，然后判据不通过次数，三次及以上重构都不通过，存储芯片该存储地址坏块，将芯片错误状态报告给发端，并将不通过次数加 1。

进一步的，在上述系统中，所述发端错误重传部分，用于首先判据存储芯片状态，当存储芯片错误地址数目大于备用地址数目，错误地址已经不能跳过，再发送重构数据块，存储芯片损坏还会继续发生检验不通过，此时直接停止重构；当存储芯片错误地址数目小于备用地址数目继续错误重传，首先判据是否收到第一次检测的错误报告，如有直接重传该报告对应的重构数据块，然后判据是否收到第二次检测的错误报告，如有则重传该报告对应的存储芯片最小擦除地址内所有重构数据块，最后判据重构状态报告，如果重构成功则停止重构，如果不成功则重传当次需重构的所有数据块。

进一步的，在上述系统中，所述收端错误重传部分，用于识别出重传数据块后，对该数据块对应的存储芯片可擦除最小地址进行擦除，擦除成功重传数据块交给重构数据块读写控制模块，擦除失败判据失败次数，当失败次数超过三次，当前地址坏块，启用备用地址重新进行擦除并给发端报告芯片状态。

进一步的，在上述系统中，所述链路质量报告，包括：将VDES链路、AIS 链路和ASM链路CRC校验通过率汇报给发端，发端根据该报告决策使用链路重构；

所述错误状态报告，包括：将第一次检测错误和第二次检测错误报告给发端，形成两种不同的报告格式，以便发端准确识别出错误位置，作为后续错误重传模块的依据。

进一步的，在上述系统中，所述芯片状态报告，包括：将芯片擦除时发现和写数据时发现的存储芯片坏地址情况报告给发端，发端依据这些信息判断收端存储重构数据块的存储芯片状态决定是否继续重构；

所述重构状态报告，包括：将第三次检测的结果报告给发端，发端根据此报告信息决定是否需要重传当次全部重构数据块。

与现有技术相比，为了实现有限在轨时间内完成大型FPGA配置程序无线重构，本发明提供了一种基于VDES通信机的大型FPGA配置程序无线重构系统，利用VDES上行、AIS上行和ASM上行三种链路，采用整体重构和局部重构两种模式，采用多次校验机制和错误重传机制相配合，从而实现大型FPGA程序无线重构以及保障了每次重构的可靠性。

附图说明

图1是本发明一实施例的基于VDES通信机的大型FPGA配置程序无线重构系统框图；

图2是本发明一实施例的系统外围电路框图；

图3是本发明一实施例的发端错误重传模块流程图；

图4是本发明一实施例的收端错误重传模块流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1所示，本发明提供一种基于VDES通信机的大型FPGA配置程序无线重构系统，包括：通道自适应接收模块、重构数据块读写模块、重构数据块检测模块、状态报告模块、错误重传模块，其中，

所述通道自适应模块，用于供发端根据上行链路质量选择相应链路重构数据时，并未与收端进行一次握手，收端自适应多通道重构数据，发端将数据通过VDES上行链路、ASM上行链路和AIS上行链路上传，收端获得重构数据后，对这三个链路分别进行FIFO缓存，为了实现自适应，FIFO读取控制器需要闭环设计，轮询监听每个FIFO存储状态，当有数据时才分配时隙，对三路FIFO安排轮询优先级和读取时隙；在此，所述轮询优先级的先后顺序为，VDES链路最高AIS链路次之，分配时隙综合考虑链路带宽和链路信噪比。FIFO读取速度远远大于写入速度，保证了FIFO不会溢出。

所述重构数据块读写模块，用于根据存储芯片的特点建立读写时序控制，先将重构数据写入存储芯片，写完后将当前写入重构数据块读出交给重构数据块检测模块。在此，为了实现快速写入，每个数据块写入地址中，通过首地址查找地址映射表的方式，迅速获取每个数据块的写入首地址，后续首地址进行累加。本发明对于第一次接收的数据直接写入存储芯片，并将该重构数据块到达次数加1，对于第二次及以上达到的数据，需将该数据块对应的存储区间擦除，再写入重构数据块，将对应到达次数加1。本发明预留了多个备用存储块，当出现存储芯片坏块时，只需将地址映射表中原地址替换为备用存储块地址，就可跳过坏块区避免单个坏块区引起的整个存储芯片不能读写。

所述重构数据块检测模块，用于总共分三次检测，其中，第一次检测是在通道自适应模块后进行，发端在每个重构数据块中加入CRC校验值，收端收到重构数据块后按照校验公式CRC检测，将CRC通过的数据块送入重构数据块读写模块，不通过的数据块直接丢弃，且将错误状态报告给发端，发端收到这种错误报告直接重新发送该数据块即可，发端收到；第二次检测在重构数据块读写模块后进行，重构数据块写入存储芯片后再读取出来进行CRC校验，第一次检测保证了无线链路传输过来的重构数据块正确，第二次检测CRC校验通过，该重构数据块重构正确，将该数据块对应的正确表置1，检测不通过，首先将对应错误表置1，将错误状态报告给发端，然后判据不通过次数，三次及以上重构都不通过，存储芯片该存储地址坏块，将芯片错误状态报告给发端，并将不通过次数加1。

所述错误重传模块，分为两个部分，分别为发端错误重传部分和手段错误重传部分，用于供收发两端配合完成错误重传。在此，发端错误重传部分，用于首先判据存储芯片状态，当存储芯片错误地址数目大于备用地址数目，错误地址已经不能跳过，再发送重构数据块，因为存储芯片损坏还会继续发生检验不通过，此时直接停止重构。当存储芯片错误地址数目小于备用地址数目继续错误重传，首先判据是否收到第一次检测的错误报告，如有直接重传该报告对应的重构数据块，然后判据是否收到第二次检测的错误报告，如有则重传该报告对应的存储芯片最小擦除地址内所有重构数据块，最后判据重构状态报告，如果重构成功则停止重构，如果不成功则重传当次需重构的所有数据块。本发明收端错误重传部分，用于识别出重传数据块后，对该数据块对应的存储芯片可擦除最小地址进行擦除，擦除成功重传数据块交给重构数据块读写控制模块，擦除失败判据失败次数，当失败次数超过三次，当前地址坏块，启用备用地址重新进行擦除并给发端报告芯片状态。

所述状态报告模块，用于进行链路质量报告、错误状态报告、芯片状态报告和重构状态报告。其中，所述链路质量报告，包括：将VDES链路、AIS链路和ASM链路CRC校验通过率汇报给发端，发端根据该报告决策使用链路重构。所述错误状态报告，包括：将第一次检测错误和第二次检测错误报告给发端，形成两种不同的报告格式，以便发端准确识别出错误位置，作为后续错误重传模块的依据。所述芯片状态报告，包括：将芯片擦除时发现和写数据时发现的存储芯片坏地址情况报告给发端，发端依据这些信息判断收端存储重构数据块的存储芯片状态决定是否继续重构。所述重构状态报告，包括：将第三次检测的结果报告给发端，发端根据此报告信息决定是否需要重传当次全部重构数据块。

在此，为了实现有限在轨时间内完成大型FPGA配置程序无线重构，本发明提供了一种基于VDES通信机的大型FPGA配置程序无线重构系统，利用VDES 上行、AIS上行和ASM上行三种链路，采用整体重构和局部重构两种模式，采用多次校验机制和错误重传机制相配合，从而实现大型FPGA程序无线重构以及保障了每次重构的可靠性。

本发明的整体重构模式，发端将当前重构的FPGA程序与前次进行重用代码比对，当重用代码小于80％时，发端先发送整体重构信令至收端，收端获得信令后根据相应模式对正确表和错误表进行复位并回复确认信息，并将链路状态报告给发端，发端根据链路状态将全部配置程序选择相应的链路重构至收端。

本发明的局部重构模式，当重用代码大于等于80％时，通过RTL级设计，使得FPGA配置程序与前次重构配置程序保持80％以上重复，并识别出差异，发端先发送局部重构信令至收端，收端收到信令回复确认信息，并将链路状态报告给发端，发端根据链路状态将部分配置程序选择相应的链路重构至收端。

具体的，该系统发端运行于一台地面测试设备。该系统收端运行于一片 Actel公司反熔丝芯片AX500内，通过XILINX V7系列FPGA实现VDES无线链路、AIS无线链路和ASM无线链路基带处理提取出重构FPGA程序；该系统将重构FPGA程序写进3DPLUS公司的并行BPIFlash型3DPA2330系列NOR Flash。系统外围电路框图见图2。其中：

所述整体重构模式，发端将当前重构的FPGA程序与前次进行重用代码比对，当重用代码小于80％时，发端先发送整体重构信令至收端，收端获得信令后根据相应模式对正确表和错误表进行复位并回复确认信息，并将链路状态报告给发端，发端根据链路状态将全部配置程序选择相应的链路重构至收端。所述局部重构模式，当重用代码大于等于80％时，通过RTL级设计，使得FPGA 配置程序与前次重构配置程序保持80％以上重复，并识别出差异，发端先发送局部重构信令至收端，收端收到信令回复确认信息，并将链路状态报告给发端，发端根据链路状态将部分配置程序选择相应的链路重构至收端。

所述通道自适应模块，发端根据上行链路质量选择相应链路重构数据时，并未与收端进行一次握手，需收端自适应多通道重构数据。发端将数据通过VDES上行链路、ASM上行链路和AIS上行链路上传，收端获得重构数据后，对这三个链路分别进行FIFO缓存，为了实现自适应，FIFO读取控制器需要闭环设计，轮询监听每个FIFO存储状态，当有数据时才分配时隙。对三路FIFO合理安排轮询优先级和读取时隙。本发明设置的优先级先后顺序为，VDES链路最高 AIS链路次之，分配时隙综合考虑链路带宽和链路信噪比。本发明FIFO读取速度远远大于写入速度，保证了FIFO不会溢出。VDES上行链路带宽为100KHz， AIS上行链路速度为带宽为20KHz，ASM上行链路带宽为16KHz，FIFO数据读时钟速度为50MHz，读取速度远大于上行链路带宽，保证了FIFO不会溢出。考虑到三个链路带宽不一样以及信道质量的差异，在分配时隙时使用如下分配方式，

其中T_SV是分配给VDES上行链路的时隙，B_V是 VDES上行链路的带宽，B_ais是AIS上行链路的带宽，B_esm是ASM上行链路带宽，a1、a2、a3分别是三个上行链路信噪比加权值。

进一步的，所述多通道自适应模块，综合考虑FIFO的深度足够预度和资源的合理利用，对每个FIFO分配深度为3*L_frame*T_sv，其中 L_frame为该信道上行帧长度。

所诉重构数据块读写模块，用于根据存储芯片的特点建立读写时序控制，先将重构数据写入存储芯片，写完后将当前写入重构数据块读出交给重构数据块检测模块。为了实现快速写入，每个数据块写入地址通过首地址查找地址映射表的方式，迅速获取写入首地址，后续首地址进行累加。本发明对于第一次接收的数据直接写入存储芯片，并将该重构数据块到达次数加1，对于第二次及以上达到的数据，需将该数据块对应的存储区间擦除，再写入重构数据块，将对应到达次数加1。本发明预留了多个备用存储块，当出现存储芯片坏块时，只需将地址映射表中原地址替换为备用存储块地址，就可跳过坏块区避免单个坏块区引起的整个存储芯片不能读写。

3DPLUS公司的3DPA2330型号Flash存储容量为256Mb，实际由4片 SPANSION公司的NOR Flash芯片S29JL064H组合而成，每片存储容量64Mb，控制命令和时序与后者相同(以下由BPI Flash代称)每片S29JL064H分为4个 bank，142个Sector，其中SA0-SA7、SA134-SA141每个Sector存储容量为 8Kbytes，其余SA8-SA133每个Sector存储容量为64Kbytes。BPIFlash除了读数据，其余操作如写数据、擦除、复位都通过写指令进行操作，可以通过 DQ7、DQ6、DQ2、RY/BY#的状态判断指令执行情况。擦除指令分为整片擦除，和擦除单个Sector。写数据指令有Standard模式和Unlock Bypass两种， Standard模式中写一个数据需要4个总线周期，每次写数据时输入一次存储地址；Unlock Bypass模式解锁后每次写一个数据需要2个总线周期，每次写数据后存储地址依次累加，可节省大量时间。本设计选用Standard模式。该型 FLASH擦时序和写时序一致。

所述重构数据块检测模块，总共分三次检测。第一次检测是在通道自适应模块后进行，发端在每个重构数据块中加入CRC校验值，收端收到重构数据块后按照校验公式CRC检测，将CRC通过的数据块送入重构数据块读写模块，不通过的数据块直接丢弃，且将错误状态报告给发端，发端收到这种错误报告直接重新发送该数据块即可，发端收到。第二次检测在重构数据块读写模块后进行，重构数据块写入存储芯片后再读取出来进行CRC校验，第一次检测保证了无线链路传输过来的重构数据块正确，第二次检测CRC校验通过，该重构数据块重构正确，将该数据块对应的正确表置1。检测不通过，首先将对应错误表置1，将错误状态报告给发端。然后判据不通过次数，三次及以上重构都不通过，存储芯片该存储地址坏块，将芯片错误状态报告给发端，并将不通过次数加1。CRC校验生成多项式为：

F(x)＝x³²+x²⁶+x²³+x²²+x¹⁶+x¹²+x¹¹+x¹⁰+x⁸+x⁷+x⁵+x⁴+x²+x+1

所述错误重传模块，分为两个部分。发端错误重传部分和手段错误重传部分，需收发两端配合完成错误重传。本发明发端错误重传部分，首先判据存储芯片状态，当存储芯片错误地址数目大于备用地址数目，错误地址已经不能跳过，再发送重构数据块，因为存储芯片损坏还会继续发生检验不通过，此时直接停止重构。当存储芯片错误地址数目小于备用地址数目继续错误重传，首先判据是否收到第一次检测的错误报告，如有直接重传该报告对应的重构数据块，然后判据是否收到第二次检测的错误报告，如有则重传该报告对应的存储芯片最小擦除地址内所有重构数据块，最后判据重构状态报告，如果重构成功则停止重构，如果不成功则重传当次需重构的所有数据块。本发明收端错误重传部分，识别出重传数据块后，对该数据块对应的存储芯片可擦除最小地址进行擦除，擦除成功重传数据块交给重构数据块读写控制模块，擦除失败判据失败次数，当失败次数超过三次，当前地址坏块，启用备用地址重新进行擦除并给发端报告芯片状态。发端收端错误重传模块流程图如图3和4所示。

所述状态报告模块，分为链路质量报告、错误状态报告、芯片状态报告和重构状态报告。链路质量报告将VDES链路、AIS链路和ASM链路CRC校验通过率汇报给发端，发端根据该报告决策使用链路重构。错误状态报告将第一次检测错误和第二次检测错误报告给发端，形成两种不同的报告格式，以便发端准确识别出错误位置，作为后续错误重传模块的依据。芯片状态报告将芯片擦除时发现和写数据时发现的存储芯片坏地址情况报告给发端，发端依据这些信息判断收端存储重构数据块的存储芯片状态决定是否继续重构。重构状态报告将第三次检测的结果报告给发端，发端根据此报告信息决定是否需要重传当次全部重构数据块。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，包括：通道自适应模块、重构数据块读写模块、重构数据块检测模块、状态报告模块、错误重传模块，其中，

所述通道自适应模块，用于供发端根据上行链路质量选择相应链路重构数据时，并未与收端进行一次握手，收端自适应多通道重构数据，发端将数据通过VDES上行链路、ASM上行链路和AIS上行链路上传，收端获得重构数据后，对这三个链路分别进行FIFO缓存，FIFO读取控制器闭环设计，轮询监听每个FIFO存储状态，当有数据时才分配时隙，对三路FIFO安排轮询优先级和读取时隙；

所述重构数据块读写模块，用于根据存储芯片的特点建立读写时序控制，先将重构数据写入存储芯片，写完后将当前写入重构数据块读出交给重构数据块检测模块；

所述重构数据块检测模块，用于总共分三次检测；

所述错误重传模块，分为两个部分，分别为发端错误重传部分和收端错误重传部分，用于供收发两端配合完成错误重传；

所述状态报告模块，用于进行链路质量报告、错误状态报告、芯片状态报告和重构状态报告。

2.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述轮询优先级的先后顺序为，VDES上行链路最高、AIS上行链路次之。

3.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述重构数据块读写模块，用于通过首地址查找地址映射表的方式，获取每个数据块的写入首地址，后续首地址进行累加。

4.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述重构数据块读写模块，用于将于第一次接收的重构数据块直接写入存储芯片，并将重构数据块的到达次数加1，对于第二次及以上达到的重构数据块，将前一次接收的重构数据块从所述存储芯片中擦除，再将第二次及以上达到的重构数据块写入所述存储芯片，每次将重构数据块的到达次数加1。

5.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述重构数据块读写模块，用于当出现存储芯片坏块时，将地址映射表中原地址替换为备用存储块地址，以跳过坏块区避免单个坏块区引起的整个存储芯片不能读写。

6.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述重构数据块检测模块，用于将第一次检测在通道自适应模块后进行，发端在每个重构数据块中加入CRC校验值，收端收到重构数据块后按照校验公式CRC校验，将CRC校验通过的数据块送入重构数据块读写模块，不通过的数据块直接丢弃，且将错误状态报告给发端，发端收到错误状态报告直接重新发送该数据块；

及用于将第二次检测在重构数据块读写模块后进行，重构数据块写入存储芯片后再读取出来进行CRC校验，第二次检测CRC校验通过，该重构数据块重构正确，将该重构数据块对应的正确表置1，检测不通过，首先将对应错误表置1，将错误状态报告给发端，然后判据不通过次数，三次及以上重构都不通过，存储芯片的当前地址坏块，将芯片错误状态报告给发端，并将不通过次数加1。

7.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述发端错误重传部分，用于首先判据存储芯片状态，当存储芯片错误地址数目大于备用地址数目，错误地址已经不能跳过，再发送重构数据块，存储芯片损坏还会继续发生检验不通过，此时直接停止重构；当存储芯片错误地址数目小于备用地址数目继续错误重传，首先判据是否收到第一次检测的错误状态报告，如有直接重传该错误状态报告对应的重构数据块，然后判据是否收到第二次检测的错误状态报告，如有则重传该错误状态报告对应的存储芯片最小擦除地址内所有重构数据块，最后判据重构状态报告，如果重构成功则停止重构，如果不成功则重传当次需重构的所有数据块。

8.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述收端错误重传部分，用于识别出重传数据块后，对该数据块对应的存储芯片可擦除最小地址进行擦除，擦除成功重传数据块交给重构数据块读写控制模块，擦除失败判据失败次数，当失败次数超过三次，当前地址坏块，启用备用地址重新进行擦除并给发端报告芯片状态。

9.如权利要求6所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述链路质量报告，包括：将VDES上行链路、AIS上行链路和ASM上行链路的CRC校验通过率汇报给发端，发端根据该报告决策使用链路重构；

所述错误状态报告，包括：将第一次检测错误和第二次检测错误报告给发端，形成两种不同的报告格式，以便发端准确识别出错误位置，作为后续错误重传模块的依据。

10.如权利要求1所述的基于VDES通信机的大型FPGA配置程序无线重构系统，其特征在于，所述芯片状态报告，包括：将芯片擦除时发现和写数据时发现的存储芯片坏地址情况报告给发端，发端依据这些信息判断收端存储重构数据块的存储芯片状态决定是否继续重构；

所述重构状态报告，包括：将第三次检测的结果报告给发端，发端根据此报告信息决定是否需要重传当次全部重构数据块。

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