CN109687884B - 一种数字接收机滤波器系数重加载方法、装置及存储介质 - Google Patents

Abstract

本发明公开了一种数字接收机滤波器系数重加载方法、装置及存储介质，数字接收机的FPGA的CPU接收到上位机发送过来的滤波修改系数，CPU将所述滤波器修改系数存储到Flash和或RAM中，利用DDS模块对接收到的中频信号进行混频处理，滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理，从而实现无需用户修改底层代码，由上位机配置和修改滤波器系数，缩短了时间，给用户带来了操作上的便利性。

Description

一种数字接收机滤波器系数重加载方法、装置及存储介质

技术领域

本发明涉及信号处理技术领域。

背景技术

数字接收机是一种通过模拟数字转换器对信号进行数字化后使用数字信号处理技术实现变频、滤波、解调等数字接收机；在通信、雷达、导航系统、电子对抗系统、敌我识别系统中都得到广泛的应用。将经过数字接收机混频、滤波和降采样之后的基带信号送入DSP中做处理，如此不仅能节省资源，还可提高系统稳定性。现场可编程逻辑器件FPGA具有可反复烧写程序的特点，具有较高的灵活性，且大大缩短了开发周期和开发成本，基于这些优点，使得FPGA在软件无线电领域扮演着重要的角色。

CIC滤波、HB滤波和FIR滤波是基于FPGA开发平台数字滤波中常用的降速滤波方法，可滤除基带外的信号。传统的滤波方式是在FPGA工程中直接调用滤波器IP核，并将系数文件作为初始向量写入滤波器。如果用户想要根据实际需求修改系数等滤波器配置参数时，需要对FPGA工程中的滤波器IP核进行重新配置并生成二进制文件下载到FPGA中。每次修改参数都要耗费时间重新编译工程，这大大地增加了工作的复杂程度而且需要用户熟悉工程代码。

发明内容

为解决上述问题，本发明的目的在于提供一种数字接收机滤波器系数重加载方法、装置及存储介质，无需用户修改底层代码，由上位机配置和修改滤波器系数，缩短了时间，给用户带来了操作上的便利性。

本发明解决其问题所采用的技术方案是：

第一方面，本发明提供了一种数字接收机滤波器系数重加载方法，包括：

数字接收机的FPGA的CPU接收到上位机发送过来的滤波器修改系数；

数字接收机的FPGA的CPU将所述滤波器修改系数存储到Flash和或RAM中；

数字接收机利用DDS模块对接收到的中频信号进行混频处理；

数字接收机的滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理。

进一步，所述数字接收机的FPGA的CPU接收到上位机发送来的滤波修改系数，包括：

数字接收机与上位机通过以太网连接并利用UDP通信协议进行数据传送；

数字接收机的FPGA的CPU将接收到的滤波器修改系数发送到上位机进行校验处理。

进一步，所述数字接收机的FPGA的CPU将所述滤波器修改系数存储到Flash和或RAM中，包括：

数字接收机的FPGA的CPU对Flash进行数据擦除处理；

数字接收机的FPGA的CPU通过AXI总线将滤波器修改系数存储到Flash和RAM中。

进一步，所述数字接收机利用DDS模块对接收到的中频信号进行混频处理，包括：

数字接收机的模数转换器ADC发出的中频信号存储到FIFO缓冲存储器；

数字接收机的DDS模块产生的载波信号与FIFO缓冲存储器输出的中频信号相乘。

进一步，所述数字接收机的滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理，包括：

数字接收机的FPGA的CPU对滤波器组进行选择和配置；

数字接收机的系数加载单元在CPU发出的发出信号作用下，将从RAM中存储的滤波器系数传送到滤波器组；

数字接收机的滤波器组将经过混频的信号进行滤波处理；

数字接收机的FPGA从RAM中接收增益控制信号并将增益控制信号与滤波后的信号相乘，形成增益可控滤波信号。

第二方面，本发明提供了一种数字接收机装置，包括：

通信单元，用于数字接收机和上位机之间的数据传递；

控制单元，用于控制数字接收机运行；

时钟单元，用于为数字接收机提供时钟信号；

系统配置单元，用于对数字接收机中的相关指令和数据进行传递并且对滤波器进行选择和配置处理；

存储单元，用于对数字接收机中的数据进行存储处理；

数据接收单元，用于接收外界的数据信号并且能够对数据信号进行存储缓冲处理；

数据处理单元，用于对接收到的信号进行混频和滤波处理。

进一步，所述系统配置单元包括：

滤波器选择单元，用于选定数字接收机中需要运行的滤波器；

系数加载单元，用于读取RAM中的滤波器修改系数并且将系数传递到滤波器；

数据传送单元，用于传送数据接收机内部的指令和相关数据。

进一步，所述数据接收单元包括：

模数转换单元，用于将数字接收机接收到的模拟信号转换为数字信号；数据缓冲单元，用于将模数转换单元发送过来的数字信号进行数据的缓冲暂存。

进一步，所述数据处理单元包括：

混频单元，用于将DDS模块产生的载波信号与输入的数字信号相乘，进行频谱搬移；

滤波单元，用于对输入的数字信号进行滤波处理。

第三方面，本发明还提供了一种数字接收机设备，包括至少一个控制处理器和用于与所述至少一个控制处理器通信连接的存储器；所述存储器存储有可被所述至少一个控制处理器执行的指令，所述指令被所述至少一个控制处理器执行，以使所述至少一个控制处理器能够执行如上所述的数字接收机滤波器系数重加载方法。

第四方面，本发明还提供了一种数字接收机存储介质，所述数字接收机存储介质存储有数字接收机可执行指令，所述数字接收机可执行指令用于使数字接收机执行如上所述的数字接收机滤波器系数重加载方法。

本发明中的至少一个实施例具有如下有益效果是：数字接收机的FPGA的CPU能够接收上位机发送过来的滤波修改系数，然后CPU将滤波修改系数存储到Flash和或RAM中，DDS模块对数字接收机接收到的中频信号进行混频处理，滤波器读取RAM中存储的滤波器修改系数并对混频信号进行降采样和滤波处理，使得使用者利用上位机就能配置滤波参数而无需修改底层工程代码，使得对滤波器系数的重新设定更加简单、方便和快捷，大大缩短了时间周期，让使用者对数字信号的滤波处理更加灵活快捷。

附图说明

下面结合附图和实例对本发明作进一步说明。

图1是本发明实施例一提供的一种数字接收机滤波器系数重加载方法的流程图；

图2是本发明实施例一提供的一种数字接收机滤波器系数重加载方法中数字接收机与上位机进行数据传送的一种实施方式的流程图；

图3是本发明实施例一提供的一种数字接收机滤波器系数重加载方法中数字接收机对滤波修改系数进行存储的一种实施方式的流程图；

图4是本发明实施例一提供的一种数字接收机滤波器系数重加载方法中数字接收机对接收数据进行处理的一种实施方式的流程图；

图5是本发明实施例一提供的一种数字接收机滤波器系数重加载方法中数字接收机进行滤波器系数重加载的一种实施方式的流程图；

图6是本发明实施例二提供的一种数字接收机装置的结构示意图；

图7是本发明实施例三提供的一种数字接收机设备的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

需要说明的是，如果不冲突，本发明实施例中的各个特征可以相互结合，均在本发明的保护范围之内。

传统的滤波方式是在FPGA工程中直接调用滤波器IP核，并将系数文件作为初始向量写入滤波器。如果用户想要根据实际需求修改系数等滤波器配置参数时，需要对FPGA工程中的滤波器IP核进行重新配置并生成二进制文件下载到FPGA中。每次修改参数都要耗费时间重新编译工程，这大大地增加了工作的复杂程度而且需要用户熟悉工程代码。

基于此，本发明提供了一种数字接收机滤波器系数重加载方法、装置及存储介质，无需用户修改底层代码，由上位机配置和修改滤波器系数，缩短了时间，给用户带来了操作上的便利性。

下面结合附图，对本发明实施例作进一步阐述。

实施例一

参照图1，本发明实施例一提供了一种数字接收机滤波器系数重加载方法，其中的一种实施例包括但不限于以下步骤：

步骤S1，数字接收机的FPGA的CPU接收到上位机发送过来的滤波器修改系数。

在本实施例中，本步骤首先使得数字接收机与上位机建立连接，然后使用者在上位机一端对滤波器系数进行配置，然后上位机将配置好的滤波器系数传送到数字接收机。

步骤S2，数字接收机的FPGA的CPU将所述滤波器修改系数存储到Flash和或RAM中。

在本实施例中，本步骤数字接收机将接收到滤波器修改系数存储到Flash或RAM的其中一个存储器中，或者同时存储到Flash和RAM中。

步骤S3，数字接收机利用DDS模块对接收到的中频信号进行混频处理。

在本实施例中，本步骤数字接收机利用DDS模块对接收到的数字中频信号进行混频处理，实现数字中频信号的频谱搬移处理。

步骤S4，数字接收机的滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理。

在本实施例中，本步骤滤波器读取RAM中存储的滤波器修改系数然后对经过混频的信号进行滤波处理，使得滤波器能够根据重新加载的系数对数字信号进行滤波处理，不需要使用者修改底层的代码，简单又便利。

参照图2，本实施例的步骤S1中，可以包括但不限于以下步骤：

步骤S11，数字接收机与上位机通过以太网连接并利用UDP通信协议进行数据传送。

在本实施例中，本步骤数字接收机与上位机通过以太网进行连接并且通过UDP协议进行数据传送；UDP协议是用户数据报协议，一种无连接的传输层协议，提供面向事务的简单不可靠信息传送服务。

步骤S12，数字接收机的FPGA的CPU将接收到的滤波器修改系数发送到上位机进行校验处理。数字接收机与上位机之间实现双向数据传输，数字接收机接收到上位机发送过来的滤波器修改系数之后还包括有回读的过程，将滤波器修改系数重新发送回上位机，从而使用者就能通过上位机进行校验处理，从而滤波器系数重加载能够更具可靠性。

参照图3，本实施例的步骤S2中，可以包括但不限于以下步骤：

步骤S21，数字接收机的FPGA的CPU对Flash进行数据擦除处理。

在本实施例中，本步骤数字接收机接收到滤波器修改系数，因为Flash是一种断电不丢失的存储介质，所以在将滤波器修改系数存储到Flash之前，需要对Flash存储的旧数据进行擦除处理。

步骤S22，数字接收机的FPGA的CPU通过AXI总线将滤波器修改系数存储到Flash和RAM中。

在本实施例中，本步骤数字接收机能够利用AXI总线将滤波器修改系数存储到Flash和RAM中，RAM是一种断电数据就会丢失的数据存储介质，将数据存储到RAM中，之前的旧数据会自动被覆盖，所以不需要对RAM中的旧数据进行擦除处理，并且在下一次上电，系数文件能够从Flash闪存自动加载到RAM中。

参照图4，本实施例的步骤S3中，可以包括但不限于以下步骤：

步骤S31，数字接收机的模数转换器ADC发出的中频信号存储到FIFO缓冲存储器。

在本实施例中，本步骤数字接收机的模数转换器ADC输出中频信号，中频信号首先存储到FIFO缓冲存储器中，用来消除模数转换器ADC和FPGA的时钟相位差，完成数据跨时钟域操作。

步骤S32，数字接收机的DDS模块产生的载波信号与FIFO缓冲存储器输出的中频信号相乘。

在本实施例中，本步骤数字接收机的DDS模块产生的载波信号与FIFO缓冲存储器输出的中频信号相乘，实现中频信号频谱搬移，其中DDS模块的频率控制字由FPGA的CPU配置。

参照图5，本实施例的步骤S4中，可以包括但不限于以下步骤：

步骤S41，数字接收机的FPGA的CPU对滤波器组进行选择和配置。

在本实施例中，本步骤数字接收机选用的滤波器组合分别是3组CIC、HB、FIR滤波器共9组滤波器，其中3组HB和FIR滤波器有系数设计。FPGA的CPU通过给数字接收机中的滤波器选择单元输入选择参数的方式来选择启用的滤波器组。FPGA的CPU直接给滤波器输入配置数据来配置滤波器。

步骤S42，数字接收机的系数加载单元在CPU发出的发出信号作用下，将从RAM中存储的滤波器系数传送到滤波器组。

在本实施例中，本步骤数字接收机的系数加载单元接收到CPU发送过来的触发信号，然后读取RAM中的滤波器系数，然后将滤波器系数发送到相应的滤波器组，准备对信号进行滤波处理。

步骤S43，数字接收机的滤波器组将经过混频的信号进行滤波处理。

在本实施例中，本步骤数字接收机中的滤波器组根据接收到的滤波器系数进行滤波处理。

步骤S44，数字接收机的FPGA从RAM中接收增益控制信号并将增益控制信号与滤波后的信号相乘，形成增益可控滤波信号。

在本实施例中，本步骤数字接收机中的FPGA根据从RAM中接收到的增益控制信号进行信号调节处理，可以得到增益可控的滤波信号。

此外，本实施例还提供了一种数字接收机滤波器系数重加载方法，数字接收机与上位机通过以太网进行连接并且通过UDP协议进行数据传送；UDP协议是用户数据报协议，一种无连接的传输层协议，提供面向事务的简单不可靠信息传送服务。数字接收机与上位机之间实现双向数据传输，数字接收机接收到上位机发送过来的滤波器修改系数之后还包括有回读的过程，将滤波器修改系数重新发送回上位机，从而使用者就能通过上位机进行校验处理，从而滤波器系数重加载能够更具可靠性。数字接收机接收到滤波器修改系数，因为Flash是一种断电不丢失的存储介质，所以在将滤波器修改系数存储到Flash之前，需要对Flash存储的旧数据进行擦除处理。数字接收机能够利用AXI总线将滤波器修改系数存储到Flash和RAM中，RAM是一种断电数据就会丢失的数据存储介质，将数据存储到RAM中，之前的旧数据会自动被覆盖，所以不需要对RAM中的旧数据进行擦除处理。数字接收机的模数转换器ADC输出中频信号，中频信号首先存储到FIFO缓冲存储器中，用来消除模数转换器ADC和FPGA的时钟相位差，完成数据跨时钟域操作。数字接收机的DDS模块产生的载波信号与FIFO缓冲存储器输出的中频信号相乘，实现中频信号频谱搬移，其中DDS模块的频率控制字由FPGA的CPU配置。数字接收机选用的滤波器组合分别是3组CIC、HB、FIR滤波器共9组滤波器，其中3组HB和FIR滤波器有系数设计。FPGA的CPU通过给数字接收机中的滤波器选择单元输入选择参数的方式来选择启用的滤波器组。FPGA的CPU直接给滤波器输入配置数据来配置滤波器。数字接收机的系数加载单元接收到CPU发送过来的触发信号，然后读取RAM中的滤波器系数，然后将滤波器系数发送到相应的滤波器组，准备对信号进行滤波处理。数字接收机中的滤波器组根据接收到的滤波器系数进行滤波处理。数字接收机中的FPGA根据从RAM中接收到的增益控制信号进行信号调节处理，可以得到增益可控的滤波信号。

在本实施例中，数字接收机的FPGA的CPU能够接收上位机发送过来的滤波修改系数，然后CPU将滤波修改系数存储到Flash和或RAM中，DDS模块对数字接收机接收到的中频信号进行混频处理，滤波器读取RAM中存储的滤波器修改系数并对混频信号进行降采样和滤波处理，使得使用者利用上位机就能配置滤波参数而无需修改底层工程代码，使得对滤波器系数的重新设定更加简单、方便和快捷，大大缩短了时间周期，让使用者对数字信号的滤波处理更加灵活快捷。

实施例二

参照图6，本发明实施例二提供了一种数字接收机装置，在数字接收机装置1000中，包括但不限于：

通信单元1100，用于数字接收机和上位机之间的数据传递；

控制单元1200，用于控制数字接收机运行；

时钟单元1300，用于为数字接收机提供时钟信号；

系统配置单元1400，用于对数字接收机中的相关指令和数据进行传递并且对滤波器进行选择和配置处理；

存储单元1500，用于对数字接收机中的数据进行存储处理，包括有RAM1510和Flash1520；

数据接收单元1600，用于接收外界的数据信号并且能够对数据信号进行存储缓冲处理；

数据处理单元1700，用于对接收到的信号进行混频和滤波处理。

其中，所述系统配置单元1400包括：

滤波器选择单元1410，用于选定数字接收机中需要运行的滤波器；系数加载单元1420，用于读取RAM1510中的滤波器修改系数并且将系数传递到滤波器；

数据传送单元1430，用于传送数据接收机内部的指令和相关数据。

其中，所述数据接收单元1600包括：

模数转换单元1610，用于将数字接收机接收到的模拟信号转换为数字信号，包括有模数转换器ADC；

数据缓冲单元1620，用于将模数转换单元1610发送过来的数字信号进行数据的缓冲暂存，包括有FIFO缓冲存储器。

其中，所述数据处理单元1700包括：

混频单元1710，用于将DDS模块产生的载波信号与输入的数字信号相乘，进行频谱搬移；

滤波单元1720，用于对输入的数字信号进行滤波处理。

需要说明的是，由于本实施例中的数字接收机装置与上述实施例一中的数字接收机滤波器系数重加载方法基于相同的发明构思，因此，方法实施例一中的相应内容同样适用于本装置实施例，此处不再详述。

通过上述技术方案可知，实施例二的有益效果在于：利用通信单元1100，数字接收机装置1000与上位机进行连接，并且能够进行数据传输；时钟单元1300为数字接收机装置1000提供时钟信号，使得装置能够顺利平稳运行；控制单元1200能够将上位机传送过来的滤波器系数存储到存储单元1500中；数据接收单元1600中的模数转换单元1610将接收到的模拟信号转换为数字信号，并且存储到数据缓冲单元1620中；数据处理单元1700对数据缓冲单元1620输出的信号进行混频处理，实现信号的频谱搬移；系统配置单元1400通过滤波器选择单元1410选定进行滤波处理的滤波器，系数加载单元1420能够读取RAM1510中的滤波器系数并传送到相应的滤波器中，数据传送单元1430能够进行相关数据和指令的传输，使得使用者能够利用上位机就能配置滤波参数而无需修改底层工程代码，使得对滤波器系数的重新设定更加简单、方便和快捷，大大缩短了时间周期，让使用者对数字信号的滤波处理更加灵活快捷。

实施例三

参照图7，本发明实施三提供了一种数字接收机设备，具体地，该数字接收机设备300包括一个或者多个控制处理器301和存储器302，图7中以一个控制处理器301为例。

控制处理器301和存储器302可以通过总线或者其他方式连接，图7中以通过总线连接为例。

存储器302作为一种非暂态数字接收机可读存储介质，可用于存储非暂态软件程序、非暂态性数字接收机可执行程序以及模块，如本发明实施例中的数字接收机滤波器系数重加载方法对应的程序指令/模块，例如，图6中所示的通信单元1100、控制单元1200、时钟单元1300、系统配置单元1400、存储单元1500、数据接收单元1600、数据处理单元1700。控制处理器301通过运行存储在存储器302中的非暂态软件程序、指令以及模块，从而执行数字接收机装置1000的各种功能应用以及数据处理，即实现上述方法实施例的数字滤波器系数重加载方法。

存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据数字接收机装置1000的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施方式中，存储器302可选包括相对于控制处理器301远程设置的存储器，这些远程存储器可以通过网络连接至该数字接收机设备300。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

所述一个或者多个模块存储在所述存储器302中，当被所述一个或者多个控制处理器301执行时，执行上述方法实施例中的数字滤波器系数重加载升级方法，例如，执行以上描述的图1中的方法步骤S1至S4，实现图6中的单元1100－1720的功能。

实施例四

本发明实施例四还提供了一种数字接收机可读存储介质，所述数字接收机可读存储介质存储有数字接收机可执行指令，该数字接收机可执行指令被一个或多个控制处理器执行，例如，被图7中的一个控制处理器301执行，可使得上述一个或多个控制处理器301执行上述方法实施例中的数字滤波器系数重加载升级方法，例如，执行以上描述的图1中的方法步骤S1至S4，实现图6中的单元1100－1720的功能。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

通过以上的实施方式的描述，本领域技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现。本领域技术人员可以理解实现上述实施例方法中的全部或部分流程是可以通过打印机程序来指令相关的硬件来完成，所述的程序可存储于一打印机可读取存储介质中，该程序在执行时，可包括如上述方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(ReadOnly Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。

Claims (3)

1.一种数字接收机滤波器系数重加载方法，其特征在于：包括：

数字接收机的FPGA的CPU接收到上位机发送过来的滤波器修改系数；

数字接收机的FPGA的CPU将所述滤波器修改系数存储到Flash和或RAM中；

数字接收机利用DDS模块对接收到的中频信号进行混频处理；

数字接收机的滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理；

其中，所述数字接收机的FPGA的CPU接收到上位机发送来的滤波器修改系数，包括：

数字接收机与上位机通过以太网连接并利用UDP通信协议进行数据传送；

数字接收机的FPGA的CPU将接收到的滤波器修改系数发送到上位机进行校验处理；

其中，所述数字接收机的滤波器读取RAM中存储的滤波器修改系数并对经过混频的信号进行降采样和滤波处理，包括：

数字接收机的FPGA的CPU对滤波器组进行选择和配置；

数字接收机的系数加载单元在CPU发出的信号作用下，将从RAM中存储的滤波器系数传送到滤波器组；

数字接收机的滤波器组将经过混频的信号进行滤波处理；

数字接收机的FPGA从RAM中接收增益控制信号并将增益控制信号与滤波后的信号相乘，形成增益可控滤波信号；

其中，所述数字接收机的FPGA的CPU将所述滤波器修改系数存储到Flash和或RAM中，包括：

数字接收机的FPGA的CPU对Flash进行数据擦除处理；

数字接收机的FPGA的CPU通过AXI总线将滤波器修改系数存储到Flash和RAM中；

其中，所述数字接收机利用DDS模块对接收到的中频信号进行混频处理，包括：

数字接收机的模数转换器ADC发出的中频信号存储到FIFO缓冲存储器；

数字接收机的DDS模块产生的载波信号与FIFO缓冲存储器输出的中频信号相乘。

2.一种应用权利要求1所述的数字接收机滤波器系数重加载方法的数字接收机装置，其特征在于：包括：

通信单元，用于数字接收机和上位机之间的数据传递；

控制单元，用于控制数字接收机运行；

时钟单元，用于为数字接收机提供时钟信号；

系统配置单元，用于对数字接收机中的相关指令和数据进行传递并且对滤波器进行选择和配置处理；

存储单元，用于对数字接收机中的数据进行存储处理；

数据接收单元，用于接收外界的数据信号并且能够对数据信号进行存储缓冲处理；

数据处理单元，用于对接收到的信号进行混频和滤波处理；

其中，所述系统配置单元包括：

滤波器选择单元，用于选定数字接收机中需要运行的滤波器；

系数加载单元，用于读取RAM中的滤波器修改系数并且将系数传递到滤波器；

数据传送单元，用于传送数据接收机内部的指令和相关数据；

其中，所述数据处理单元包括：

混频单元，用于将DDS模块产生的载波信号与输入的数字信号相乘，进行频谱搬移；

滤波单元，用于对输入的数字信号进行滤波处理；

其中，所述数据接收单元包括：

模数转换单元，用于将数字接收机接收到的模拟信号转换为数字信号；

数据缓冲单元，用于将模数转换单元发送过来的数字信号进行数据的缓冲暂存。

3.一种数字接收机存储介质，其特征在于：所述数字接收机存储介质存储有数字接收机可执行指令，所述数字接收机可执行指令用于使数字接收机执行如权利要求1所述的数字接收机滤波器系数重加载方法。

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