CN109672578B - 一种链路建立方法和装置、存储介质、信息处理装置 - Google Patents

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Abstract

本发明公开了一种链路建立方法，监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行判决反馈均衡器(DFE)复位，完成与所述接入的交换芯片的链路初始化。本发明还公开了一种链路建立的装置、存储介质和信息处理装置。

Description

一种链路建立方法和装置、存储介质、信息处理装置
技术领域
本发明涉及分组数据交换技术，尤其涉及一种链路建立方法和装置。
背景技术
交换系统是由交换接入装置和交换网络组成，交换接入装置包括源端交换接入装置和目的交换接入装置，其中，源端交换接入装置中设置有源端交换接入芯片，目的交换接入装置中设置有目的交换接入芯片；交换网主要由各个交换网芯片所在交换单元相互连接组成。如图1所示的交换系统，由源端交换接入装置11、目的交换接入装置12及交换单元13组成，两者之间通过链路14相连。
串行器/解串行器(Serdes，Serializer/Deserializer)是一种主流的时分多路复用、点对点的通信技术；其中，串行器也称为Serdes的发送侧，解串行器也称为Serdes的接收侧；Serdes通过预加重和均衡技术实现高速长距离传输。
第三代交换网芯片和交换接入芯片通过Serdes进行通信，上电后交换网芯片和交换接入芯片Serdes的交互初始化是靠上层软件通过主控中央处理器(CPU)来完成的；如图2所示，交换系统包括一个交换接入芯片21，一个交换网芯片22，两者之间通过Serdes相连，上电后交换网芯片22和交换接入芯片21之间Serdes的交互初始化流程包括：
步骤a：lane_A向对端连接的Serdes链路lane_B发送信息，告知链路lane_A的发送侧开始初始化配置；同样，lane_B也会向对端的lane_A发送信息，告知链路lane_B的发送侧开始初始化配置；
步骤b：等待lane_A的发送侧初始化结束，告知lane_B的接收侧，可以开始初始化配置；同样，等待lane_B的发送侧初始化结束，也会告知lane_A的接收侧，可以开始初始化配置；
步骤c：等待lane_A和lane_B的接收侧初始化结束，则表示Serdes交互初始化结束。
上述流程通过上层软件实现时，初始化流程没有最优化，且较为复杂，可靠性不高。
因此，如何能精简Serdes初始化流程，并确保系统的初始化更具可靠性，提高系统稳定性，是亟待解决的问题。
发明内容
有鉴于此，本发明实施例期望提供一种链路建立方法和装置，能精简Serdes初始化流程，并确保系统的初始化更具可靠性，提高系统稳定性。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供一种链路建立方法，所述方法包括：
监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行判决反馈均衡器DFE复位，完成与所述接入的交换芯片的链路初始化。
上述方案中，所述按照第一预设规则对本端接收侧进行DFE复位，包括：
所述链路有效状态信息表征的所述链路有效状态首次出现有效时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变时，对所述本端接收侧进行DFE复位。
上述方案中，在按照第一预设规则对本端接收侧进行DFE复位之后，所述方法还包括：等待第二预设时间后，再进行所述链路的后续处理。
上述方案中，所述完成链路初始化之后，所述方法还包括：
每间隔第三预设时间，获取对端交换芯片链路有效状态信息，并按照第一预设规则对本端接收侧进行DFE复位。
上述方案中，所述方法还包括：如果预设检测次数内检测不到所述链路有效状态信息为有效，则复位所述链路。
上述方案中，所述交换芯片包括：交换接入芯片、和/或交换网芯片；
所述链路有效状态信息包括：所述交换接入芯片、和/或交换网芯片发送的链路有效状态LV信号。
上述方案中，在检测到所述对端交换芯片接入后，所述方法还包括：根据接入的对端交换芯片类型确定所述第一预设时间；
接入的对端交换芯片为交换网芯片时，设置所述第一预设时间不小于30秒；
接入的对端交换芯片为交换接入芯片时，设置所述第一预设时间不小于60秒。
本发明实施例还提供一种链路建立装置，所述装置包括：读取模块和复位模块；其中，
所述读取模块，用于监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
所述复位模块，用于根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化。
上述方案中，所述复位模块，具体用于：
所述链路有效状态信息表征的所述链路有效状态首次出现有效时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变时，对所述本端接收侧进行DFE复位。
上述方案中，所述复位模块，还用于：等待第二预设时间后，再进行所述链路的后续处理。
上述方案中，所述读取模块，还用于：在所述完成链路初始化之后，每间隔第三预设时间，获取对端交换芯片链路有效状态信息；
所述复位模块根据间隔第三预设时间获取的对端交换芯片链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位。
上述方案中，所述复位模块，还用于：如果预设检测次数内检测不到所述链路有效状态信息为有效，则复位所述链路。
上述方案中，所述交换芯片包括：交换接入芯片、和/或交换网芯片；
所述链路有效状态信息包括：所述交换接入芯片、和/或交换网芯片发送的链路有效状态LV信号。
上述方案中，所述读取模块，还用于根据接入的对端交换芯片类型确定所述第一预设时间；
接入的对端交换芯片为交换网芯片时，设置所述第一预设时间不小于30秒；
接入的对端交换芯片为交换接入芯片时，设置所述第一预设时间不小于60秒。
本发明实施例还提供一种存储介质，其上存储由可执行程序，所述可执行程序被处理器执行时实现上述任意一种所述链路建立方法的步骤。
本发明实施例还提供一种信息处理装置，包括处理器、存储器及存储在存储器上并能够有所述处理器运行的可执行程序，所述处理器运行所述可执行程序时执行上述任意一种所述链路建立方法的步骤。
本发明实施例所提供的链路建立方法和装置；监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行判决反馈均衡器(DFE，Decision Feedback Equalization)复位，完成与所述接入的交换芯片的链路初始化。如此，通过链路有效状态信息判断接入的交换芯片的状态，进一步对链路进行自适应处理，能简化初始化流程，从而确保系统的初始化更具可靠性，提高系统稳定性。
附图说明
图1为现有交换系统组成结构示意图；
图2为现有交换系统初始化交互示意图；
图3为本发明实施例链路建立方法的流程示意图；
图4为本发明实施例DFE复位流程示意图；
图5为本发明实施例根据第一预设规则进行DFE复位的流程示意图；
图6为本发明实施例交换系统进行链路建立的流程示意图；
图7为本发明实施例链路建立装置组成结构示意图。
具体实施方式
本发明实施例中，监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化。
下面结合实施例对本发明再作进一步详细的说明。
本发明实施例提供的链路建立方法，如图3所示，所述方法包括：
步骤301：监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
这里，所述链路建立方法可以分别用于交换系统中的交换网络，如网络交换机，和交换接入装置中；所述交换芯片包括：交换网芯片和交换接入芯片；所述交换接入芯片包括源端交换接入芯片和目的交换接入芯片；当本端为交换网络中的交换网络芯片时，所述对端接入的交换芯片可以是交换接入装置中的交换接入芯片；当本端为交换接入装置中的交换接入芯片时，所述对端接入的交换芯片可以是交换网络中交换网芯片；其中，所述交换芯片可以通过Serdes进行数据传输；
通常，交换接入装置通过板卡接插方式连接交换网络，本端交换网络或交换接入装置可以通过板卡接插检测电路，或者接插通信协议等方法来监测对端交换芯片的接入；可以采用监测预设板块脚位电平的方法来监测对端交换芯片接入；
当监测到对端插入交换接入芯片后，可以等待第一预设时间；在所述第一预设时间内，对端交换芯片的发送侧配置进行初始化配置，进行完速率、码型、时钟、预加重等参数的设置；
等待第一预设时间后，可以获取所述对端交换芯片的链路有效状态信息，所述对端交换芯片的链路有效状态信息由对端交换芯片的发送侧发送到本端交换芯片的接收侧；所述链路有效状态信息用于表征所述链路有效状态，包括：所述交换接入芯片、和/或交换网芯片发送的链路有效状态(LV，Link Valid)信号，LV信号可以是交换接入芯片、和/或交换网芯片之间连接的硬件信号；如此，采用硬件信号可以避免判断软件信号产生的一些误判断。通常，LV信号为高是表示对端的交换芯片发送端已经初始化完成，LV信号为其他状态，如低或者跳变时则无法确定对端交换芯片的初始化状态。
进一步的，在检测到所述对端交换芯片接入后，可以根据接入的对端交换芯片类型确定所述第一预设时间；接入的对端交换芯片为交换网芯片时，可以设置所述第一预设时间不小于30秒接入的对端交换芯片为交换接入芯片时，可以设置所述第一预设时间不小于60秒；
具体的，不同的交换芯片需要的初始化配置时间不同，因此，针对不同的交换芯片需要设置不同的第一预设时间；交换芯片为交换网芯片时，可以设置所述第一预设时间为30秒；交换芯片为交换接入芯片时，可以设置所述第一预设时间为60秒；这样，可以确保在后续处理过程时，对端接入芯片的发送侧配置已经结束。
步骤302：根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化；
这里，所述第一预设规则包括根据不同的链路状况确定是否进行DFE复位，可以根据链路和交换芯片状态进行设置。
所述DFE是一种非线性均衡器，基本原理是从当前接收的信号(前向滤波器输出)中，减去已经接收到的数据所产生的对当前数据的码间干扰，以此来实现对数据的均衡和恢复。如图4所示，它分为前馈滤波器(FFE，Feed Forward Equalizer)和反馈滤波器(FBE，Feed Backward Equalizer)两部分。前馈滤波器：也称为线性滤波器，实质是一个有限长单位冲激响应(FIR，Finite Impulse Response)滤波器，表现为高通滤波，以补偿信道的高频衰减。反馈滤波器：实质是一个无限脉冲响应(IIR，Infinite Impulse Response)滤波器，因为IIR滤波器本身就存在反馈。判决：指对信道的输出信号均衡恢复后，通过系统时钟对该均衡后的信号进行数据转换；这里，所述DFE复位是指对DFE进行重置；
在本端接收侧进行DFE复位可以使本端接收侧针对现有的链路进行自适应，从而适应现有链接的实际状况，确保信号传输的完整性，从而完成链路初始化，进而建立链路；
进一步的，所述按照第一预设规则对接收侧进行判决反馈均衡器DFE复位，包括：如果所述链路有效状态信息表征的所述链路有效状态首次为有效，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效，则不对接收侧进行DFE复位；
实际应用中，按照第一预设规则对本端接收侧进行DFE复位的具体步骤，如图5所示，可以包括：
步骤3021：初始化fir_flag＝1，fir_flag＝1表示目前处于等待首次链路有效状态信息的状态，链路有效状态信息可以是LV信号，用local_lv表示；
步骤3022：判断接收侧local_lv状态，local_lv拉高表示有效；如果接收侧local_lv拉高为1，且在fir_flag为1时，表明对端Serdes的发送侧初始化结束，则将fir_flag清0，并执行步骤3024，否则，执行步骤3023；其中，local_lv拉高指示信号时，可以用fir_flag＝((！local_lv)||fir_flag)来计算当前fir_flag状态；
步骤3023：如果local_lv为1，此时fir_flag＝0，表示完成首次拉高后依然保持高电平不再做DFE复位，则执行步骤3025；否则，local_lv为0，或者存在跳变，此时需要在接收侧做DFE复位，重新开始自适应过程，执行步骤3024；
步骤3024：对接收侧做DFE复位；
步骤3025：读清local_lv状态；进入下一轮的local_lv状态读取。
进一步的，按照第一预设规则对本端接收侧进行DFE复位之后，所述方法还包括：等待第二预设时间后，再进行所述链路的后续处理；
这里，在进行DFE复位后等待第二预设时间可以保证在所有链路稳定的情况在进行后续针对链路的处理，所述第二预设时间可以是5秒等，可以根据实际链路状况设置。
所述链路的后续处理包括：打开交换网芯片的GTS同步功能和开启可抵达功能等。在GTS使能和可抵达未打开前，该芯片不会参与数据包的收发。
更进一步的，所述完成链路初始化之后，所述方法还包括：每间隔第三预设时间，获取一次对端交换芯片链路有效状态信息，并按照第一预设规则对本端接收侧进行DFE复位；
具体的，可以每隔一个固定时间，如30秒，对所述对端交换芯片的进行监测，检查链路有效状态信息，如LV信号的有效状态；如果遇到LV信号无效或跳变，即上述的local_lv拉低或者跳变，则再对本端接收侧DFE复位；所述第三预设时间可以根据所述链路实际工作状况下有效LV信号持续时间和DFE复位时间长度等进行设置。
更进一步的，如果预设检测次数内检测不到对端交换芯片链路有效状态信息为有效，则复位所述链路；
具体的，如果在预设检测次数，如50次内都监测不到对端交换芯片链路有效状态信息为有效，则有较大几率出现比如链路损坏、或者对端拔板等状态，这时，可以复位所述链路；其中，所述复位所述链路包括重置所述链路或关闭所述链路，可以预先根据实际需求设置。
下面结合具体示例对本发明产生的积极效果作进一步详细的描述；
实际应用中，如图6所述，一种自适应链路建立的方法可以包括如下步骤：
步骤601：对端交换芯片，如交换网芯片或交换接入芯片接入本端，并配置速率、码型、预加重参数等，本端解复位；
步骤602：本端交换芯片等待第一预设时间，目的是为了在整框重启时，确保最后一次DFE处理，对端发送侧配置已经结束。等待时间为根据对端交换芯片确定，可以设置为60秒以上；
步骤603：当链路有效状态信号local_lv首次出现1时，调用DFE流程，进行DFE复位，并延时5秒，等待链路稳定；
步骤604：GTS和可抵达开启：打开GTS同步使能，开启路由可抵达功能；开启数据传输；
步骤605：等待时间30秒，该时间是交换芯片的定时监测时间间隔；
步骤606：再次判断local_lv，如果local_lv为0或者有跳变，则执行步骤607，否则执行步骤605；
步骤607：如果local_lv为0或者有跳变是否已经连续50，如果是，则执行步骤608，否则进行DFE复位；
步骤608：满足一定条件，如连续50次没有检测到local_lv有效信号，则进行Serdes链路复位操作，结束流程。
本发明实施例提供的链路建立装置，如图7所示，所述装置包括：读取模块71和复位模块72；其中，
所述读取模块71，用于监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
这里，所述链路建立方法可以分别用于交换系统中的交换网络，如网络交换机，和交换接入装置中；所述交换芯片包括：交换网芯片和交换接入芯片；所述交换接入芯片包括源端交换接入芯片和目的交换接入芯片；当本端为交换网络中的交换网络芯片时，所述对端接入的交换芯片可以是交换接入装置中的交换接入芯片；当本端为交换接入装置中的交换接入芯片时，所述对端接入的交换芯片可以是交换网络中交换网芯片；其中，所述交换芯片可以通过Serdes进行数据传输；
通常，交换接入装置通过板卡接插方式连接交换网络，本端交换网络或交换接入装置可以通过板卡接插检测电路，或者接插通信协议等方法来监测对端交换芯片的接入；可以采用监测预设板块脚位电平的方法来监测对端交换芯片接入；
当监测到对端插入交换接入芯片后，可以等待第一预设时间；在所述第一预设时间内，对端交换芯片的发送侧配置进行初始化配置，进行完速率、码型、时钟、预加重等参数的设置；
等待第一预设时间后，可以获取所述对端交换芯片的链路有效状态信息，所述对端交换芯片的链路有效状态信息由对端交换芯片的发送侧发送到本端交换芯片的接收侧；所述链路有效状态信息用于表征所述链路有效状态，包括：所述交换接入芯片、和/或交换网芯片发送的LV信号，LV信号可以是交换接入芯片、和/或交换网芯片之间连接的硬件信号；如此，采用硬件信号可以避免判断软件信号产生的一些误判断。通常，LV信号为高是表示对端的交换芯片发送端已经初始化完成，LV信号为其他状态，如低或者跳变时则无法确定对端交换芯片的初始化状态。
进一步的，在检测到所述对端交换芯片接入后，所述读取模块71还用于根据接入的对端交换芯片类型确定所述第一预设时间；接入的对端交换芯片为交换网芯片时，可以设置所述第一预设时间不小于30秒接入的对端交换芯片为交换接入芯片时，可以设置所述第一预设时间不小于60秒；
具体的，不同的交换芯片需要的初始化配置时间不同，因此，针对不同的交换芯片需要设置不同的第一预设时间；交换芯片为交换网芯片时，可以设置所述第一预设时间为30秒；交换芯片为交换接入芯片时，可以设置所述第一预设时间为60秒；这样，可以确保在后续处理过程时，对端接入芯片的发送侧配置已经结束。
所述复位模块72，用于根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化；
这里，所述第一预设规则包括根据不同的链路状况确定是否进行DFE复位，可以根据链路和交换芯片状态进行设置。
所述DFE是一种非线性均衡器，基本原理是从当前接收的信号(前向滤波器输出)中，减去已经接收到的数据所产生的对当前数据的码间干扰，以此来实现对数据的均衡和恢复。如图4所示，它分为FFE和FBE两部分。前馈滤波器：也称为线性滤波器，实质是一个FIR滤波器，表现为高通滤波，以补偿信道的高频衰减。反馈滤波器：实质是一个IIR滤波器，因为IIR滤波器本身就存在反馈。判决：指对信道的输出信号均衡恢复后，通过系统时钟对该均衡后的信号进行数据转换；这里，所述DFE复位是指对DFE进行重置；
在本端接收侧进行DFE复位可以使本端接收侧针对现有的链路进行自适应，从而适应现有链接的实际状况，确保信号传输的完整性，从而完成链路初始化，进而建立链路；
进一步的，所述按照第一预设规则对接收侧进行判决反馈均衡器DFE复位，包括：如果所述链路有效状态信息表征的所述链路有效状态首次为有效，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效，则不对接收侧进行DFE复位；
实际应用中，按照第一预设规则对本端接收侧进行DFE复位的具体步骤，如图5所示，可以包括：
步骤3021：初始化fir_flag＝1，fir_flag＝1表示目前处于等待首次链路有效状态信息的状态，链路有效状态信息可以是LV信号，用local_lv表示；
步骤3022：判断接收侧local_lv状态，local_lv拉高表示有效；如果接收侧local_lv拉高为1，且在fir_flag为1时，表明对端Serdes的发送侧初始化结束，则将fir_flag清0，并执行步骤3024，否则，执行步骤3023；其中，local_lv拉高指示信号时，可以用fir_flag＝((！local_lv)||fir_flag)来计算当前fir_flag状态；
步骤3023：如果local_lv为1，此时fir_flag＝0，表示完成首次拉高后依然保持高电平不再做DFE复位，则执行步骤3025；否则，local_lv为0，或者存在跳变，此时需要在接收侧做DFE复位，重新开始自适应过程，执行步骤3024；
步骤3024：对接收侧做DFE复位；
步骤3025：读清local_lv状态；进入下一轮的local_lv状态读取。
进一步的，按照第一预设规则对本端接收侧进行DFE复位之后，所述复位模块72还用于等待第二预设时间后，再进行所述链路的后续处理；
这里，在进行DFE复位后等待第二预设时间可以保证在所有链路稳定的情况在进行后续针对链路的处理，所述第二预设时间可以是5秒等，可以根据实际链路状况设置。
所述链路的后续处理包括：打开交换网芯片的GTS同步功能和开启可抵达功能等。在GTS使能和可抵达未打开前，该芯片不会参与数据包的收发。
更进一步的，所述完成链路初始化之后，所述读取模块71每间隔第三预设时间，获取一次对端交换芯片链路有效状态信息，所述复位模块，根据间隔获取的对端交换芯片链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位；
具体的，可以每隔一个固定时间，如30秒，对所述对端交换芯片的进行监测，检查链路有效状态信息，如LV信号的有效状态；如果遇到LV信号无效或跳变，即上述的local_lv拉低或者跳变，则再对本端接收侧DFE复位；所述第三预设时间可以根据所述链路实际工作状况下有效LV信号持续时间和DFE复位时间长度等进行设置。
更进一步的，如果预设检测次数内检测不到对端交换芯片链路有效状态信息为有效，则复位所述链路；
具体的，如果在预设检测次数，如50次内都监测不到对端交换芯片链路有效状态信息为有效，则有较大几率出现比如链路损坏、或者对端拔板等状态，这时，可以复位所述链路；其中，所述复位所述链路包括重置所述链路或关闭所述链路，可以预先根据实际需求设置。
如此，完成Serdes链路的建立。
在实际应用中，所述读取模块71和复位模块72均可以由交换系统中的CPU、微处理器(MCU)、数字信号处理器(DSP)、或现场可编程门阵列(FPGA)等实现。
本发明实施例提供的存储介质，其上存储由可执行程序，所述可执行程序被处理器执行时实现链路建立方法，如图3所示，所述方法包括：
步骤301：监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
这里，所述链路建立方法可以分别用于交换系统中的交换网络，如网络交换机，和交换接入装置中；所述交换芯片包括：交换网芯片和交换接入芯片；所述交换接入芯片包括源端交换接入芯片和目的交换接入芯片；当本端为交换网络中的交换网络芯片时，所述对端接入的交换芯片可以是交换接入装置中的交换接入芯片；当本端为交换接入装置中的交换接入芯片时，所述对端接入的交换芯片可以是交换网络中交换网芯片；其中，所述交换芯片可以通过Serdes进行数据传输；
通常，交换接入装置通过板卡接插方式连接交换网络，本端交换网络或交换接入装置可以通过板卡接插检测电路，或者接插通信协议等方法来监测对端交换芯片的接入；可以采用监测预设板块脚位电平的方法来监测对端交换芯片接入；
当监测到对端插入交换接入芯片后，可以等待第一预设时间；在所述第一预设时间内，对端交换芯片的发送侧配置进行初始化配置，进行完速率、码型、时钟、预加重等参数的设置；
等待第一预设时间后，可以获取所述对端交换芯片的链路有效状态信息，所述对端交换芯片的链路有效状态信息由对端交换芯片的发送侧发送到本端交换芯片的接收侧；所述链路有效状态信息用于表征所述链路有效状态，包括：所述交换接入芯片、和/或交换网芯片发送的LV信号，LV信号可以是交换接入芯片、和/或交换网芯片之间连接的硬件信号；如此，采用硬件信号可以避免判断软件信号产生的一些误判断。通常，LV信号为高是表示对端的交换芯片发送端已经初始化完成，LV信号为其他状态，如低或者跳变时则无法确定对端交换芯片的初始化状态。
进一步的，在检测到所述对端交换芯片接入后，可以根据接入的对端交换芯片类型确定所述第一预设时间；接入的对端交换芯片为交换网芯片时，可以设置所述第一预设时间不小于30秒接入的对端交换芯片为交换接入芯片时，可以设置所述第一预设时间不小于60秒；
具体的，不同的交换芯片需要的初始化配置时间不同，因此，针对不同的交换芯片需要设置不同的第一预设时间；交换芯片为交换网芯片时，可以设置所述第一预设时间为30秒；交换芯片为交换接入芯片时，可以设置所述第一预设时间为60秒；这样，可以确保在后续处理过程时，对端接入芯片的发送侧配置已经结束。
步骤302：根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化；
这里，所述第一预设规则包括根据不同的链路状况确定是否进行DFE复位，可以根据链路和交换芯片状态进行设置。
所述DFE是一种非线性均衡器，基本原理是从当前接收的信号(前向滤波器输出)中，减去已经接收到的数据所产生的对当前数据的码间干扰，以此来实现对数据的均衡和恢复。如图4所示，它分为FFE和FBE两部分。前馈滤波器：也称为线性滤波器，实质是一个FIR滤波器，表现为高通滤波，以补偿信道的高频衰减。反馈滤波器：实质是一个IIR，因为IIR滤波器本身就存在反馈。判决：指对信道的输出信号均衡恢复后，通过系统时钟对该均衡后的信号进行数据转换；这里，所述DFE复位是指对DFE进行重置；
在本端接收侧进行DFE复位可以使本端接收侧针对现有的链路进行自适应，从而适应现有链接的实际状况，确保信号传输的完整性，从而完成链路初始化，进而建立链路；
进一步的，所述按照第一预设规则对接收侧进行判决反馈均衡器DFE复位，包括：如果所述链路有效状态信息表征的所述链路有效状态首次为有效，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效，则不对接收侧进行DFE复位；
实际应用中，按照第一预设规则对本端接收侧进行DFE复位的具体步骤，如图5所示，可以包括：
步骤3021：初始化fir_flag＝1，fir_flag＝1表示目前处于等待首次链路有效状态信息的状态，链路有效状态信息可以是LV信号，用local_lv表示；
步骤3022：判断接收侧local_lv状态，local_lv拉高表示有效；如果接收侧local_lv拉高为1，且在fir_flag为1时，表明对端Serdes的发送侧初始化结束，则将fir_flag清0，并执行步骤3024，否则，执行步骤3023；其中，local_lv拉高指示信号时，可以用fir_flag＝((！local_lv)||fir_flag)来计算当前fir_flag状态；
步骤3023：如果local_lv为1，此时fir_flag＝0，表示完成首次拉高后依然保持高电平不再做DFE复位，则执行步骤3025；否则，local_lv为0，或者存在跳变，此时需要在接收侧做DFE复位，重新开始自适应过程，执行步骤3024；
步骤3024：对接收侧做DFE复位；
步骤3025：读清local_lv状态；进入下一轮的local_lv状态读取。
进一步的，按照第一预设规则对本端接收侧进行DFE复位之后，所述方法还包括：等待第二预设时间后，再进行所述链路的后续处理；
这里，在进行DFE复位后等待第二预设时间可以保证在所有链路稳定的情况在进行后续针对链路的处理，所述第二预设时间可以是5秒等，可以根据实际链路状况设置。
所述链路的后续处理包括：打开交换网芯片的GTS同步功能和开启可抵达功能等。在GTS使能和可抵达未打开前，该芯片不会参与数据包的收发。
更进一步的，所述完成链路初始化之后，所述方法还包括：每间隔第三预设时间，获取一次对端交换芯片链路有效状态信息，并按照第一预设规则对本端接收侧进行DFE复位；
具体的，可以每隔一个固定时间，如30秒，对所述对端交换芯片的进行监测，检查链路有效状态信息，如LV信号的有效状态；如果遇到LV信号无效或跳变，即上述的local_lv拉低或者跳变，则再对本端接收侧DFE复位；所述第三预设时间可以根据所述链路实际工作状况下有效LV信号持续时间和DFE复位时间长度等进行设置。
更进一步的，如果预设检测次数内检测不到对端交换芯片链路有效状态信息为有效，则复位所述链路；
具体的，如果在预设检测次数，如50次内都监测不到对端交换芯片链路有效状态信息为有效，则有较大几率出现比如链路损坏、或者对端拔板等状态，这时，可以复位所述链路；其中，所述复位所述链路包括重置所述链路或关闭所述链路，可以预先根据实际需求设置。
如此，完成Serdes链路的建立。
本发明实施例提供的信息处理装置，包括处理器、存储器及存储在存储器上并能够有所述处理器运行的可执行程序，所述处理器运行所述可执行程序时执行实现链路建立方法，如图3所示，所述方法包括：
步骤301：监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间，获取所述对端交换芯片的链路有效状态信息；
这里，所述链路建立方法可以分别用于交换系统中的交换网络，如网络交换机，和交换接入装置中；所述交换芯片包括：交换网芯片和交换接入芯片；所述交换接入芯片包括源端交换接入芯片和目的交换接入芯片；当本端为交换网络中的交换网络芯片时，所述对端接入的交换芯片可以是交换接入装置中的交换接入芯片；当本端为交换接入装置中的交换接入芯片时，所述对端接入的交换芯片可以是交换网络中交换网芯片；其中，所述交换芯片可以通过Serdes进行数据传输；
通常，交换接入装置通过板卡接插方式连接交换网络，本端交换网络或交换接入装置可以通过板卡接插检测电路，或者接插通信协议等方法来监测对端交换芯片的接入；可以采用监测预设板块脚位电平的方法来监测对端交换芯片接入；
当监测到对端插入交换接入芯片后，可以等待第一预设时间；在所述第一预设时间内，对端交换芯片的发送侧配置进行初始化配置，进行完速率、码型、时钟、预加重等参数的设置；
等待第一预设时间后，可以获取所述对端交换芯片的链路有效状态信息，所述对端交换芯片的链路有效状态信息由对端交换芯片的发送侧发送到本端交换芯片的接收侧；所述链路有效状态信息用于表征所述链路有效状态，包括：所述交换接入芯片、和/或交换网芯片发送的LV信号，LV信号可以是交换接入芯片、和/或交换网芯片之间连接的硬件信号；如此，采用硬件信号可以避免判断软件信号产生的一些误判断。通常，LV信号为高是表示对端的交换芯片发送端已经初始化完成，LV信号为其他状态，如低或者跳变时则无法确定对端交换芯片的初始化状态。
进一步的，在检测到所述对端交换芯片接入后，可以根据接入的对端交换芯片类型确定所述第一预设时间；接入的对端交换芯片为交换网芯片时，可以设置所述第一预设时间不小于30秒接入的对端交换芯片为交换接入芯片时，可以设置所述第一预设时间不小于60秒；
具体的，不同的交换芯片需要的初始化配置时间不同，因此，针对不同的交换芯片需要设置不同的第一预设时间；交换芯片为交换网芯片时，可以设置所述第一预设时间为30秒；交换芯片为交换接入芯片时，可以设置所述第一预设时间为60秒；这样，可以确保在后续处理过程时，对端接入芯片的发送侧配置已经结束。
步骤302：根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化；
这里，所述第一预设规则包括根据不同的链路状况确定是否进行DFE复位，可以根据链路和交换芯片状态进行设置；
所述DFE是一种非线性均衡器，基本原理是从当前接收的信号(前向滤波器输出)中，减去已经接收到的数据所产生的对当前数据的码间干扰，以此来实现对数据的均衡和恢复。如图4所示，它分为FFE和FBE两部分。前馈滤波器：也称为线性滤波器，实质是一个FIR滤波器，表现为高通滤波，以补偿信道的高频衰减。反馈滤波器：实质是一个IIR，因为IIR滤波器本身就存在反馈。判决：指对信道的输出信号均衡恢复后，通过系统时钟对该均衡后的信号进行数据转换；这里，所述DFE复位是指对DFE进行重置；
在本端接收侧进行DFE复位可以使本端接收侧针对现有的链路进行自适应，从而适应现有链接的实际状况，确保信号传输的完整性，从而完成链路初始化，进而建立链路；
进一步的，所述按照第一预设规则对接收侧进行判决反馈均衡器DFE复位，包括：如果所述链路有效状态信息表征的所述链路有效状态首次为有效，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变，则对接收侧进行DFE复位；如果所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效，则不对接收侧进行DFE复位；
实际应用中，按照第一预设规则对本端接收侧进行DFE复位的具体步骤，如图5所示，可以包括：
步骤3021：初始化fir_flag＝1，fir_flag＝1表示目前处于等待首次链路有效状态信息的状态，链路有效状态信息可以是LV信号，用local_lv表示；
步骤3022：判断接收侧local_lv状态，local_lv拉高表示有效；如果接收侧local_lv拉高为1，且在fir_flag为1时，表明对端Serdes的发送侧初始化结束，则将fir_flag清0，并执行步骤3024，否则，执行步骤3023；其中，local_lv拉高指示信号时，可以用fir_flag＝((！local_lv)||fir_flag)来计算当前fir_flag状态；
步骤3023：如果local_lv为1，此时fir_flag＝0，表示完成首次拉高后依然保持高电平不再做DFE复位，则执行步骤3025；否则，local_lv为0，或者存在跳变，此时需要在接收侧做DFE复位，重新开始自适应过程，执行步骤3024；
步骤3024：对接收侧做DFE复位；
步骤3025：读清local_lv状态；进入下一轮的local_lv状态读取。
进一步的，按照第一预设规则对本端接收侧进行DFE复位之后，所述方法还包括：等待第二预设时间后，再进行所述链路的后续处理；
这里，在进行DFE复位后等待第二预设时间可以保证在所有链路稳定的情况在进行后续针对链路的处理，所述第二预设时间可以是5秒等，可以根据实际链路状况设置。
所述链路的后续处理包括：打开交换网芯片的GTS同步功能和开启可抵达功能等。在GTS使能和可抵达未打开前，该芯片不会参与数据包的收发。
更进一步的，所述完成链路初始化之后，所述方法还包括：每间隔第三预设时间，获取一次对端交换芯片链路有效状态信息，并按照第一预设规则对本端接收侧进行DFE复位；
具体的，可以每隔一个固定时间，如30秒，对所述对端交换芯片的进行监测，检查链路有效状态信息，如LV信号的有效状态；如果遇到LV信号无效或跳变，即上述的local_lv拉低或者跳变，则再对本端接收侧DFE复位；所述第三预设时间可以根据所述链路实际工作状况下有效LV信号持续时间和DFE复位时间长度等进行设置。
更进一步的，如果预设检测次数内检测不到对端交换芯片链路有效状态信息为有效，则复位所述链路；
具体的，如果在预设检测次数，如50次内都监测不到对端交换芯片链路有效状态信息为有效，则有较大几率出现比如链路损坏、或者对端拔板等状态，这时，可以复位所述链路；其中，所述复位所述链路包括重置所述链路或关闭所述链路，可以预先根据实际需求设置。
如此，完成Serdes链路的建立。
以上所述，仅为本发明的最佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种链路建立方法，其特征在于，所述方法包括：
监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行判决反馈均衡器DFE复位，完成与所述接入的交换芯片的链路初始化；
所述按照第一预设规则对本端接收侧进行DFE复位，包括：
所述链路有效状态信息表征的所述链路有效状态首次出现有效时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效时，则不对接收侧进行DFE复位。
2.根据权利要求1所述的方法，其特征在于，在按照第一预设规则对本端接收侧进行DFE复位之后，所述方法还包括：等待第二预设时间后，再进行所述链路的后续处理。
3.根据权利要求1所述的方法，其特征在于，所述完成链路初始化之后，所述方法还包括：
每间隔第三预设时间，获取对端交换芯片链路有效状态信息，并按照第一预设规则对本端接收侧进行DFE复位。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括：如果预设检测次数内检测不到所述链路有效状态信息为有效，则复位所述链路。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述交换芯片包括：交换接入芯片、和/或交换网芯片；
所述链路有效状态信息包括：所述交换接入芯片、和/或交换网芯片发送的链路有效状态LV信号。
6.根据权利要求5所述的方法，其特征在于，在检测到所述对端交换芯片接入后，所述方法还包括：根据接入的对端交换芯片类型确定所述第一预设时间；
接入的对端交换芯片为交换网芯片时，设置所述第一预设时间不小于30秒；
接入的对端交换芯片为交换接入芯片时，设置所述第一预设时间不小于60秒。
7.一种链路建立装置，其特征在于，所述装置包括：读取模块和复位模块；其中，
所述读取模块，用于监测对端交换芯片的接入状态，检测到所述对端交换芯片接入后，等待第一预设时间后，获取所述对端交换芯片的链路有效状态信息；
所述复位模块，用于根据所述链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位，完成与所述接入的交换芯片的链路初始化；
所述复位模块，具体用于：
所述链路有效状态信息表征的所述链路有效状态首次出现有效时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态为无效或出现跳变时，对所述本端接收侧进行DFE复位；
所述链路有效状态信息表征的所述链路有效状态在首次有效后保持有效时，则不对接收侧进行DFE复位。
8.根据权利要求7所述的装置，其特征在于，所述复位模块，还用于：等待第二预设时间后，再进行所述链路的后续处理。
9.根据权利要求7所述的装置，其特征在于，
所述读取模块，还用于：在所述完成链路初始化之后，每间隔第三预设时间，获取对端交换芯片链路有效状态信息；
所述复位模块根据间隔第三预设时间获取的对端交换芯片链路有效状态信息，按照第一预设规则对本端接收侧进行DFE复位。
10.根据权利要求9所述的装置，其特征在于，所述复位模块，还用于：如果预设检测次数内检测不到所述链路有效状态信息为有效，则复位所述链路。
11.根据权利要求7至10任一项所述的装置，其特征在于，所述交换芯片包括：交换接入芯片、和/或交换网芯片；
所述链路有效状态信息包括：所述交换接入芯片、和/或交换网芯片发送的链路有效状态LV信号。
12.根据权利要求11所述的装置，其特征在于，所述读取模块，还用于根据接入的对端交换芯片类型确定所述第一预设时间；
接入的对端交换芯片为交换网芯片时，设置所述第一预设时间不小于30秒；
接入的对端交换芯片为交换接入芯片时，设置所述第一预设时间不小于60秒。
13.一种存储介质，其上存储有可执行程序，其特征在于，所述可执行程序被处理器执行时实现如权利要求1至6任一项所述链路建立方法的步骤。
14.一种信息处理装置，包括处理器、存储器及存储在存储器上并能够由所述处理器运行的可执行程序，其特征在于，所述处理器运行所述可执行程序时执行如权利要求1至6任一项所述链路建立方法的步骤。
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674529A (zh) * 2005-03-30 2005-09-28 中国人民解放军国防科学技术大学 支持热插拔的链路管理方法
EP1918939A1 (en) * 2006-11-06 2008-05-07 Hitachi, Ltd. Semiconductor memory system for flash memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674529A (zh) * 2005-03-30 2005-09-28 中国人民解放军国防科学技术大学 支持热插拔的链路管理方法
EP1918939A1 (en) * 2006-11-06 2008-05-07 Hitachi, Ltd. Semiconductor memory system for flash memory

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