CN109671704A - 内嵌eflash大容量存储器电路设计制备方法 - Google Patents

Abstract

内嵌eflash大容量存储器电路设计制备方法，涉及集成电路芯片设计和制备技术。本发明包括下述步骤：1)在设计阶段，依据芯片面积状况，在既定数量的存储器以外，确定可增设冗余存储器数量，得到存储器总量，所述存储器为内嵌eflash IP存储器；2)在制片阶段，按照步骤1)确定的存储器总量，在芯片内容设置存储器；3)测试各存储器的优劣状况，在各存储器中择优选择以确定整体良品率最优的存储器连接方案，固化封装。本发明可在最大限度保证芯片版图尺寸的前提下，大大提升芯片的良品率。

Description

内嵌eflash大容量存储器电路设计制备方法

技术领域

本发明涉及集成电路芯片设计和制备技术。

背景技术

在集成电路制造过程中，由于工艺条件环境因素的影响和工艺的偏差，在芯片加工过程中生产的芯片会具有概率性问题(即芯片良品率)；内嵌eflash类存储器芯片的良品率与其内嵌的硬核IP eflash的良品率息息相关。芯片的良品率在芯片的市场推广和营销上很大程度的影响着该芯片利润。如果芯片良品率偏低，芯片的生产成本就会很明显的提升，所以在芯片的设计初期必须考虑和解决的首要问题是——如何提升芯片的生产良品率。

如何提高芯片的良品率在实现方法上也有许多需要考量的地方，首先是选取具有内嵌eflash CMOS工艺线，且技术成熟、稳定，工艺技术文件完善的集成电路制造厂商，这样能够提供可靠的电路功能和性能保障；其次，是选择该工艺线上成熟、可靠的eflash IP；再次，根据eflash IP的良品率，决定是否在设计中添加提高良品率的设计实现方法；最后，选择专业从事高可靠封装技术开发、封装服务的封装厂对产品进行封装。

在以往的设计中，由于存储容量较小和芯片面积的限制，往往在设计阶段未对eflash的良品率进行优化，因为单个eflash的良品率为90％以上，已基本能够满足设计要求了。但是在一个大容量32Mbit存储器电路芯片的设计中，由于忽略了eflash的良品率优化设计，提高了产品的生产成本。因为这个芯片是由4个8Mbit的eflash组成，虽然单个eflash的良品率为90％，但是整个产品通过概率统计仅针对eflash的良品率为65.6％(90％*90％*90％*90％)，最后成品测试得出的良品率约为55％。由于产品的良品率低，导致产品测试成本提升，导致产品的利润很降低。

发明内容

本发明所要解决的技术问题是，针对上述内嵌eflash类大容量存储器集成电路芯片现有技术中的缺点，提供一种能够提高芯片良品率、减少测试成本的内嵌eflash大容量存储器电路设计制备方法。

本发明解决所述技术问题采用的技术方案是，内嵌eflash大容量存储器电路设计制备方法，其特征在于，包括下述步骤：

1)在设计阶段，依据芯片面积状况，在既定数量的存储器以外，确定可增设冗余存储器数量，得到存储器总量，所述存储器为内嵌eflash IP存储器；

2)在制片阶段，按照步骤1)确定的存储器总量，在芯片内容设置存储器；

3)测试各存储器的优劣状况，在各存储器中择优选择以确定整体良品率最优的存储器连接方案，固化封装。

进一步的，所述步骤3)为：

测试各存储器的优劣状况，在各存储器中选择最大整体良品率的存储器连接方案，固化封装。

本发明的有益效果是，可在最大限度保证芯片版图尺寸的前提下，大大提升芯片的良品率，提高芯片工作性能稳定可靠性，从而减少测试成本、提高产品利润。

附图说明

图1是内嵌eflash类大容量存储器电路设计框图。

图2是内嵌eflash类大容量存储器电路版图布局图。

图3是重排序地址映射示意图。

具体实施方式

为方便叙述，未加特殊说明时，本发明中后续内容均以内嵌128Mbit eflash大容量存储器集成电路为例，图1为典型的内嵌eflash类大容量存储器电路设计框图。

由于芯片功能需求，选择的是工艺厂4Mbit的内嵌eflash存储单元。通过与工艺厂商的沟通了解到，本次设计选择的eflash IP，有两页RDN附加页进行错误页替换，替换后该eflash IP的良品率为95％。虽然IP vender在设计上做了提高良品率的设计，但是本次设计至少需要32个eflash IP实现用户的容量需求128Mbit，以概率统计公式计算其发生的概率，在芯片加工错误发生的情况为理想的散布状态时，在只使用32个内嵌实现128Mbit的容量的情况下，良品率计算公式如下：

良品率＝pⁿ(p为eflash IP的良品率)(公式1)

即理论上由公式1，32个eflash IP都是良品的概率为(95％)³²，大约是19.4％，按照这种方案计算的良品率只是eflash IP影响的芯片良品率，在芯片的PVT(P：制程，V:电压，T:温度)发生变化时，芯片的良品率还会下降。在这种只使用32个eflash IP实现的情况下得到的产品会严重的影响芯片的利润，明显的提高芯片生产制造的成本和测试成本，所以在发明中添加了冗余eflash IP设计。

冗余算法设计思路就是在本身需求的情况下附加额外的系统或者服务用来提高系统的成功率，降低系统发生故障的概率。本次发明中，在芯片面积允许的情况下添加冗余内嵌eflash IP。根据概率统计学，在添加冗余eflash IP时的良品率计算公式如下：

p为芯片的良品率，i为良好的4Mbits Memory的个数，n为芯片方案中总共的Memory eflash IP数。根据概率统计学公式得出了在满足用户基本需求的128Mbit后，再添加1～10个4Mbit的冗余eflash IP后，产品的良品率会得到一定提升，附加的个数和理论上芯片的良品率表格如表1所示(注：表中单个4Mbits IP的良品率90％比IP官方良品率95％悲观)，但是要加多少个冗余eflash IP是由整体版图布局来决定。经过版图布局考虑，芯片的eflash IP阵列排布为6*N(N≥6)，若N＝6，除去中间logic电路设计，eflash IP个数为35，即冗余eflash IP是3，芯片理论良品率为53.10％，很显然，良品率提升还不能满足设计目标；若N＝7，除去中间logic电路设计，eflash IP个数为41，即冗余eflash IP是9，芯片理论良品率为99.39％；结合管壳的外形尺寸和内嵌eflash类大容量存储器电路版图布局分析，芯片eflash阵列为6*7能满足版图尺寸要求。因此本次选择添加的冗余IP数为9。

表1芯片良品率表格计算结果

单个4Mbits IP的良品率	附加冗余IP的个数	芯片理论上的良品率
			90％	0	3.43％
90％	1	14.42％
			90％	2	32.55％
90％	3	53.10％
			90％	4	71.08％
90％	5	84.02％
			90％	6	92.00％
90％	7	96.34％
			90％	8	98.45％
90％	9	99.39％
			90％	10	99.77％

由于附加了9个冗余的eflash IP，即总共使用了41个eflash IP共计164Mbits，下一步就是从41个eflash IP中筛选32个eflash IP提供良好的128Mbit存储单元供用户使用。在中测或成品测试时，依次对41个eflash IP进行测试，并对坏eflash IP进行标记。统计eflash IP坏块个数，判断坏块是否大于9个IP，若大于9个IP，该芯片即为废片；若坏块小于或等于9个IP，就可以进入下一步地址重排序修复步骤。

在设计实现时，电路内置了32*6bit个特殊的寄存器用于地址重定向序列，这些寄存器的值在芯片41个eflash IP测试后被确定，6bit数据即为内部的eflash IP的寻址地址。用户使用时，芯片上电初始化过程就可完成eflash IP重排序的地址映射工作，内部良好的eflash IP通过地址映射实现与用户接口的5bit存储空间寻址地址对接，如图3所示。

Claims (2)

1.内嵌eflash大容量存储器电路设计制备方法，其特征在于，包括下述步骤：

1)在设计阶段，依据芯片面积状况，在既定数量的存储器以外，确定可增设冗余存储器数量，得到存储器总量，所述存储器为内嵌eflash IP存储器；

2)在制片阶段，按照步骤1)确定的存储器总量，在芯片内容设置存储器；

3)测试各存储器的优劣状况，在各存储器中择优选择以确定整体良品率最优的存储器连接方案，固化封装。

2.如权利要求1所述的内嵌eflash大容量存储器电路设计制备方法，其特征在于，所述步骤3)为：

测试各存储器的优劣状况，在各存储器中选择最大整体良品率的存储器连接方案，固化封装。