CN109643754A - 减少或避免来自蚀刻包括磁随机存取存储器（mram）器件的磁隧道结（mtj）器件的金属沉积 - Google Patents

减少或避免来自蚀刻包括磁随机存取存储器（mram）器件的磁隧道结（mtj）器件的金属沉积 Download PDF

Info

Publication number
CN109643754A
CN109643754A CN201780048801.7A CN201780048801A CN109643754A CN 109643754 A CN109643754 A CN 109643754A CN 201780048801 A CN201780048801 A CN 201780048801A CN 109643754 A CN109643754 A CN 109643754A
Authority
CN
China
Prior art keywords
layer
mtj
bottom electrode
dielectric material
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780048801.7A
Other languages
English (en)
Other versions
CN109643754B (zh
Inventor
朴禅度
J·J·坎
康相赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN109643754A publication Critical patent/CN109643754A/zh
Application granted granted Critical
Publication of CN109643754B publication Critical patent/CN109643754B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

公开的各方面包括减少或避免来自蚀刻磁隧道结(MTJ)器件的金属沉积。在一个示例中，MTJ器件的底部电极的宽度被设置为小于MTJ器件的MTJ堆叠的宽度。以这种方式，可以减少或避免底部电极的蚀刻以减少或避免由于过蚀刻MTJ器件而导致的金属再沉积以避免相邻器件之间的水平短路。在另一示例中，种子层嵌入MTJ器件的底部电极中。以这种方式，MTJ堆叠的高度减小以减少或避免由于过蚀刻MTJ器件而导致的金属再沉积。在另一示例中，MTJ器件包括底部电极中的具有的宽度也小于MTJ堆叠的宽度的嵌入种子层。

Description

减少或避免来自蚀刻包括磁随机存取存储器(MRAM)器件的磁 隧道结(MTJ)器件的金属沉积
相关申请的交叉引用
本申请要求于2016年8月4日提交的题为“REDUCING OR AVOIDING METALDEPOSITION FROM ETCHING MAGNETIC TUNNEL JUNCTION(MTJ)DEVICES,INCLUDINGMAGNETIC RANDOM ACCESS MEMORY(MRAM)DEVICES”的美国临时专利申请序列号62/370,929的优先权，其内容通过引用整体并入本文。
本申请还要求于2016年8月19日提交的题为“REDUCING OR AVOIDING METALDEPOSITION FROM ETCHING MAGNETIC TUNNEL JUNCTION(MTJ)DEVICES,INCLUDINGMAGNETIC RANDOM ACCESS MEMORY(MRAM)DEVICES”的美国专利申请序列号15/241,595的优先权，其内容通过引用整体并入本文。
技术领域
本公开的技术一般地涉及可以用在诸如例如磁随机存取存储器(MRAM)等电阻式存储器中的磁隧道结(MTJ)器件，并且更具体地涉及MTJ器件的制造。
背景技术
半导体存储设备用于电子设备中的集成电路(IC)中以提供数据存储。半导体存储设备的一个示例是磁随机存取存储器(MRAM)。MRAM是非易失性存储器，其中通过对作为MRAM位单元的一部分的磁隧道结(MTJ)进行编程来存储数据。MRAM的一个优点在于，MRAM位单元中的MTJ即使在电源关闭时也可以保留存储的信息。这是因为，数据被存储在作为小磁性元件的MTJ中而不是作为电荷或电流存储。
在这方面，MTJ包括设置在固定或钉扎的铁磁层(“钉扎层”)上方或下方的自由铁磁层(“自由层”)。自由层和钉扎层由薄的非磁性电介质层形成的隧道结或势垒分开。可以改变自由层的磁取向，但是钉扎层的磁取向保持固定或“钉扎”。数据可以根据自由层与钉扎层之间的磁取向而存储在MTJ中。当自由层和钉扎层的磁取向彼此反平行(AP)时，存在第一存储器状态(例如，逻辑“1”)。当自由层和钉扎层的磁取向彼此平行(P)时，存在第二存储器状态(例如，逻辑“0”)。通过在电流流过MTJ时感测电阻，可以感测自由层和钉扎层的磁取向以读取存储在MTJ中的数据。还可以通过施加磁场以将自由层的取向改变为相对于钉扎层的P或AP磁取向来将数据写入并且存储在MTJ中。
MTJ器件的最新发展涉及自旋转移矩(STT)MRAM器件。在STT-MRAM器件中，载流子电子的自旋极化而不是磁场的脉冲用于对存储在MTJ中的状态(即，“0”或“1”)进行编程。下面的图1示出了MTJ 100。MTJ 100被提供作为MRAM位单元102的一部分以存储非易失性数据。提供金属氧化物半导体(MOS)(通常为N型MOS，即，NMOS)存取晶体管104以控制对MTJ100的读取和写入。例如，存取晶体管104的漏极(D)耦合到MTJ 100的底部电极106，底部电极106耦合到钉扎层108。字线(WL)耦合到存取晶体管104的栅极(G)。存取晶体管104的源极(S)通过源极线(SL)耦合到电压源(VS)。电压源(VS)在源极线(SL)上提供电压(VSL)。例如，位线(BL)耦合到MTJ 100的顶部电极110，顶部电极110耦合到自由层112。钉扎层108和自由层112由隧道势垒114分开。
继续参考图1，当将数据写入MTJ 100时，通过激活字线(WL)来激活存取晶体管104的栅极(G)。施加位线(BL)上的电压(VBL)与源极线(SL)上的电压(VSL)之间的电压差。结果，在存取晶体管104的漏极(D)和源极(S)之间产生写入电流(I)。如果图1中的MTJ 100的磁取向将从AP改变为P，则生成从自由层112流到钉扎层108的写入电流(IAP-P)。这在自由层112处引起STT以相对于钉扎层108将自由层112的磁取向改变为P。如果磁取向将从P改变为AP，则产生从钉扎层108流到自由层112的电流(IP-AP)，这在自由层112处引起STT以相对于钉扎层108将自由层112的磁取向改变为AP。
图2是示出了可以在图1中的MTJ 100中采用的MTJ堆叠柱202中提供的传统垂直(pMTJ)200的示例性层的示意图。pMTJ 200包括可以通过高垂直磁各向异性(PMA)材料(即，具有垂直磁易轴的材料)提供的高度可靠的钉扎/参考层。在这方面，MTJ堆叠柱202包括高PMA材料的钉扎层204，其设置在电耦合到钉扎层204的底部电极206(例如，由钽(Ta)氮化物(N)(TaN)制成)上方的种子层205(例如，钽(Ta)/铂(Pt)双层)上。在该示例中以氧化镁(MgO)层的形式提供的隧道势垒208设置在钉扎层204上方。MgO隧道势垒208已经被示出为提供高隧道磁电阻比(TMR)。在该示例中被示出为钴(Co)铁(Fe)硼(B)(CoFeB)层的自由层210设置在隧道势垒208上方。CoFeB自由层210是允许用于低电流密度的有效电流感应磁化切换的高PMA材料。诸如例如薄的氧化镁(MgO)和/或钽(Ta)材料等的导电非磁性盖层212设置在自由层210上方以保护MTJ堆叠柱202的层。顶部电极214设置在盖层212上方以提供与自由层210的电耦合。
在图2中的MTJ堆叠柱202中，钉扎层204的磁取向是固定的。因此，钉扎层204生成恒定磁场，也称为“净杂散偶极场”，该磁场可以影响或“偏置”自由层210的磁取向。在最好情况下，该磁场偏置可以引起改变自由层210的磁取向所需要的电流大小的不对称性(即，IP-AP不同于IAP-P)。改变自由层210的磁取向以朝向偏置取向所需要的电流减小，而改变自由层210的磁取向以抵抗偏置所需要的电流增加。在最坏情况下，该磁场偏置可以足够强以“翻转”采用图2中的pMTJ 200的存储器位单元的值，从而降低了主题MRAM的可靠性。为了减少或防止由自由层210上的钉扎层204提供的磁场偏置，图2中的MTJ堆叠柱202中的钉扎层204包括合成反铁磁(SAF)结构216。SAF结构216包括由非磁反铁磁耦合(AFC)层218(例如，钌(Ru)层)分开的硬的第一反平行铁磁(AP1)层和第二反平行铁磁(AP2)层。AP1层和AP2层被永久磁化并且以相反的取向磁耦合以生成相反的磁场。相反的磁场朝向自由层210产生零或接近零的净磁场，因此减少了自由层210处的磁场偏置问题。
MTJ图案化或蚀刻工艺用于制造MTJ，诸如图2中的MTJ堆叠柱202。MTJ蚀刻涉及蚀刻复杂金属堆叠的需要。目前已知的用于MTJ蚀刻的方法、尤其是在紧密节距下的方法包括离子束蚀刻(IBE)和反应离子蚀刻(RIE)中的化学蚀刻，两者都具有挑战。已知RIE工艺在MTJ的周边产生损伤区域。MTJ中的过渡金属(即，钉扎层204、自由层210以及底部和顶部电极206、214)中的蚀刻损坏可能影响诸如隧道磁电阻比(TMR)和能垒(Eb)变化等因素，这可能导致较差的MTJ性能。MTJ蚀刻的另一种方法涉及IBE。IBE可以用于蚀刻具有不能很好地对化学蚀刻做出反应的倾向的材料。IBE工艺可以避免或减少RIE工艺中的损伤区域，但不涉及化学成分以提高蚀刻选择性。IBE涉及将带电粒子离子束引导到目标材料以蚀刻材料。
利用RIE工艺和IBE工艺两者，蚀刻的金属可以再沉积在蚀刻的MTJ堆叠柱的隧道势垒处。例如，图3示出了类似于图2中的MTJ堆叠柱202的示例性MTJ器件300(1)、300(2)，MTJ器件300(1)、300(2)制造在半导体晶片302中，半导体晶片302由于蚀刻MTJ堆叠和在MTJ器件蚀刻工艺结束时的过蚀刻而具有围绕MTJ堆叠柱306(1)、306(2)的金属再沉积304(1)、304(2)。邻近MTJ堆叠柱306(1)、306(2)的电介质材料层308中的区域被过蚀刻以形成过蚀刻沟槽310(1)、310(2)以避免更小节距的相邻器件之间的水平短路。然而，MTJ器件300(1)、300(2)的底部电极312(1)、312(2)也由于这种过蚀刻而被蚀刻。从底部电极312(1)、312(2)蚀刻的金属作为金属再沉积304(1)、304(2)而再次沉积在MTJ堆叠柱306(1)、306(2)周围。即使微量的再沉积金属材料也可能引起跨MTJ堆叠柱306(1)、306(2)的隧道势垒的金属短路，因为MTJ堆叠柱306(1)、306(2)中的隧道势垒的高度可能小到一(1)纳米(nm)。该金属再沉积304(1)、304(2)可能导致金属短路。因此，随着MTJ器件诸如在高密度MRAM中按比例缩小，这种过蚀刻产生的再沉积可以限制缩小的量。
发明内容
本公开的各方面涉及减少或避免来自磁隧道结(MTJ)器件的蚀刻的金属沉积。例如，这样的MTJ器件可以被采用来针对磁随机存取存储器(MRAM)提供电阻式存储器位单元。在本文中公开的一个示例性方面，MTJ器件的底部电极的宽度被提供为小于MTJ器件中的MTJ堆叠柱的宽度。以这种方式，当MTJ器件被过蚀刻以避免相邻器件之间的水平短路时，减少或避免对底部电极的蚀刻以减少或避免MTJ器件的MTJ堆叠柱上的金属再沉积。在本文中公开的另一示例性方面，用于提供MTJ器件的MTJ堆叠柱与MTJ器件的底部电极的纹理化导电耦合的金属种子层嵌入在底部电极中。以这种方式，MTJ堆叠柱的高度减小以在MTJ堆叠柱中减少可以在蚀刻期间再沉积在MTJ器件的侧壁上的金属材料。在本文中公开的另一示例性方面，可以提供包括底部电极中的嵌入种子层的MTJ器件，嵌入种子层的宽度也小于MTJ器件中的MTJ堆叠柱的宽度。以这种方式，当MTJ器件被蚀刻以形成MTJ堆叠柱时，减少了金属材料的蚀刻，这可以减少或避免MTJ器件的MTJ堆叠柱上的金属再沉积。此外，对MTJ器件进行过蚀刻以避免相邻器件之间的水平短路可能不必像底部电极一样深地延伸或一样多地蚀刻，以避免来自底部电极的过蚀刻的在MTJ器件的MTJ堆叠柱上的金属再沉积。
在这方面，在一个示例性方面，提供了一种MTJ器件。MTJ器件包括具有宽度的底部电极。MTJ器件还包括种子层。MTJ器件还包括MTJ堆叠柱，MTJ堆叠柱具有大于底部电极的宽度的宽度，并且设置在底部电极上方并且与底部电极电接触。MTJ堆叠柱包括设置在种子层上方的钉扎层、设置在种子层上方的自由层、以及设置在钉扎层与自由层之间的隧道势垒。隧道势垒被配置为在钉扎层与自由层之间提供隧道磁电阻。
在另一示例性方面，提供了一种制造MTJ器件的方法。该方法包括在半导体晶片中的下部金属层上方设置电介质材料层，该电介质材料层包括顶表面。该方法还包括去除电介质材料层的电介质材料的一部分以形成具有开口宽度的开口。该方法还包括在开口中设置一种或多种金属材料以形成具有的宽度为开口宽度的底部电极。该方法还包括在底部电极上方并且与底部电极电接触地设置具有的宽度大于开口宽度的MTJ堆叠。MTJ堆叠包括设置在种子层上方的钉扎层、设置在种子层上方的自由层、以及设置在钉扎层与自由层之间的隧道势垒。隧道势垒被配置为在钉扎层与自由层之间提供隧道磁电阻。该方法还包括从MTJ堆叠去除材料以形成具有的宽度大于底部电极的宽度的MTJ堆叠柱。
在另一示例性方面，提供了一种MTJ器件。MTJ器件包括电介质材料层，该电介质材料层包括顶表面。MTJ器件还包括设置在电介质材料层中的开口中的底部电极，底部电极包括设置在电介质材料层的顶表面下方的顶表面。MTJ器件还包括在电介质材料层中的开口中与底部电极的顶表面接触设置的嵌入种子层。MTJ器件还包括设置在电介质材料层上方并且与嵌入种子层电接触的MTJ堆叠柱。MTJ堆叠柱包括钉扎层、自由层和设置在钉扎层与自由层之间的隧道势垒。隧道势垒被配置为在钉扎层与自由层之间提供隧道磁电阻。
在另一示例性方面，提供了一种制造MTJ器件的方法。该方法包括在半导体晶片中的下部金属层上方设置电介质材料层，该电介质材料层包括顶表面。该方法还包括去除电介质材料层的电介质材料的一部分以形成具有开口宽度的开口。该方法还包括在开口中在电介质材料层的顶表面下方设置一种或多种金属材料以形成具有的宽度为开口宽度的底部电极。该方法还包括在电介质材料层中的开口中与底部电极的顶表面接触地嵌入种子层材料。MTJ器件还包括去除种子层材料的一部分以与电介质材料层的顶表面基本上成平坦。该方法还包括在电介质材料层上方并且与种子层材料的剩余部分电接触地设置MTJ堆叠。MTJ堆叠包括钉扎层、自由层和设置在钉扎层与自由层之间的隧道势垒。隧道势垒被配置为在钉扎层与自由层之间提供隧道磁电阻。该方法还包括从MTJ堆叠去除材料以形成MTJ堆叠柱。
附图说明
图1是在磁随机存取存储器(MRAM)位单元中提供以用于根据MTJ中的钉扎层和自由层的磁化方向来存储数据的示例性磁隧道结(MTJ)；
图2是示出传统的垂直MTJ(pMTJ)和其中提供的示例性传统层的示意图；
图3示出了由于过蚀刻而具有金属再沉积的半导体晶片中的传统MTJ器件；
图4是半导体管芯中的示例性MTJ器件的示意图，其中MTJ器件的底部电极的宽度小于其MTJ堆叠柱的宽度，以减少可以被过蚀刻的金属材料的量以减少或避免金属再沉积；
图5是示出制造图4中的MTJ器件的示例性过程的流程图，包括蚀刻MTJ堆叠以形成MTJ堆叠柱以及过蚀刻MTJ器件以避免相邻器件之间的水平短路；
图6A至图6E示出了根据图5中的示例性过程来制造半导体晶片中的MTJ器件期间的示例性过程阶段，其中底部电极的宽度小于MTJ堆叠柱的宽度以减小可以被过蚀刻的金属材料的量以减少或避免金属再沉积；
图7是已经被过蚀刻的示例性传统MTJ器件的示意图，其中来自底部电极的金属材料再沉积在MTJ堆叠柱上以形成跨隧道势垒的短路；
图8是采用MTJ器件的MRAM位单元的示意图，其中底部电极的宽度小于MTJ堆叠柱的宽度以减少可以被过蚀刻的金属材料的量以减少或避免金属再沉积；
图9是其他示例性MTJ器件的示意图，其中种子层嵌入底部电极中以减小MTJ堆叠柱的高度以减少被蚀刻的金属材料的量以减少或避免金属再沉积；
图10是示出制造图9中的MTJ器件的示例性过程的流程图，包括蚀刻MTJ堆叠以形成MTJ堆叠柱以及过蚀刻MTJ器件以避免相邻器件之间的水平短路；
图11A至图11G示出了根据图10中的示例性过程的在半导体晶片中制造MTJ器件期间的示例性过程阶段；
图12A至图12C示出了处理嵌入MTJ器件的底部电极的种子层以形成纹理化表面以用于沉积垂直磁各向异性(PMA)层作为MTJ器件的MTJ堆叠的一部分的示例性过程；
图13是采用MTJ器件的MRAM位单元的示意图，其中种子层嵌入在底部电极中以减小MTJ堆叠柱的高度以减少可以被蚀刻的金属材料的量以减少或避免金属再沉积；以及
图14是根据本文中公开的示例性方面的包括具有减少或避免来自蚀刻的金属再沉积的MTJ器件的示例性的基于处理器的系统的框图。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
本公开的各方面涉及减少或避免来自磁隧道结(MTJ)器件的蚀刻的金属沉积。例如，可以采用这种MTJ器件来针对磁随机存取存储器(MRAM)提供电阻式存储器位单元。在本文中公开的一个示例性方面，MTJ器件的底部电极的宽度被提供为小于MTJ器件中的MTJ堆叠柱的宽度。以这种方式，当MTJ器件被过蚀刻以避免相邻器件之间的水平短路时，减少或避免对底部电极的蚀刻以减少或避免MTJ器件的MTJ堆叠柱上的金属再沉积。在本文中公开的另一示例性方面，用于提供MTJ器件的MTJ堆叠柱与MTJ器件的底部电极的纹理化导电耦合的金属种子层嵌入在底部电极中。以这种方式，MTJ堆叠柱的高度减小以在MTJ堆叠柱中减少可以在蚀刻期间再沉积在MTJ器件的侧壁上的金属材料。在本文中公开的另一示例性方面，可以提供包括底部电极中的嵌入种子层的MTJ器件，该种子层的宽度也小于MTJ器件中的MTJ堆叠柱的宽度。以这种方式，当MTJ器件被蚀刻以形成MTJ堆叠柱时，减少了金属材料的蚀刻，这可以减少或避免MTJ器件的MTJ堆叠柱上的金属再沉积。此外，对MTJ器件进行过蚀刻以避免相邻器件之间的水平短路可能不必像底部电极一样深地延伸或一样多地蚀刻，以避免来自底部电极的过蚀刻的在MTJ器件的MTJ堆叠柱上的金属再沉积。
在这方面，图4是半导体管芯402中的示例性MTJ器件400(1)、400(2)的示意图，其中MTJ器件400(1)、400(2)的底部电极404(1)、404(2)的宽度W1小于它们各自的MTJ堆叠柱406(1)、406(2)的宽度W2。半导体管芯402可以设置在集成电路(IC)407中。底部电极404(1)、404(2)由一种或多种金属材料形成，诸如铜(Cu)、钨(W)、钽(Ta)或钽(Ta)氮化物(N)(TaN)材料，以作为示例。如下面将更详细讨论，当MTJ器件400(1)、400(2)如图4所示被过蚀刻以形成邻近MTJ堆叠柱406(1)、406(2)的过蚀刻沟槽408(1)、408(2)以例如避免相邻器件之间的水平短路时，减少或避免了对底部电极404(1)、404(2)的蚀刻。邻近底部电极404(1)、404(2)和MTJ堆叠柱406(1)、406(2)的电介质材料层410在过蚀刻期间被蚀刻。因此，再沉积的电介质材料412(1)、412(2)是包括在过蚀刻工艺期间蚀刻电介质材料层410的结果，并且可以沉积在MTJ堆叠柱406(1)、406(2)的侧壁414(1)、414(2)上，如图4所示。然而，再沉积的电介质材料412(1)、412(2)不会在MTJ堆叠柱406(1)、406(2)中引起跨层的金属短路，包括跨它们各自的隧道势垒416(1)、416(2)。因此，通过将MTJ器件400(1)、400(2)的底部电极404(1)、404(2)的宽度W1设置为小于MTJ堆叠柱406(1)、406(2)的宽度W2，减少或避免了包括在过蚀刻工艺期间可以在MTJ堆叠柱406(1)、406(2)周围再沉积的金属材料的蚀刻。
继续参考图4，MTJ堆叠柱406(1)、406(2)由从材料层的MTJ堆叠(未示出)蚀刻或以其他方式去除材料来形成。图4中的MTJ堆叠柱406(1)、406(2)包括设置在与相应底部电极404(1)、404(2)的电接触上方的种子层418(1)、418(2)。例如，种子层418(1)、418(2)可以是厚度在五(5)到十(10)纳米(nm)之间的厚层。在该示例中，钉扎磁化层(“钉扎层”)420(1)、420(2)设置在种子层418(1)、418(2)上方并且与其电接触。种子层418(1)、418(2)提供纹理化表面以促进钉扎层420(1)、420(2)在特定期望取向上的平滑和外延晶体生长以提供期望的磁属性。种子层418(1)、418(2)也可以被加工成光滑表面以减小底部电极404(1)、404(2)的界面的粗糙度，否则会导致由于不均匀沉积而产生的钉扎层420(1)、420(2)的不均匀的生长缺陷或变化。这些缺陷可以传播通过MTJ堆叠柱406(1)、406(2)，从而在隧道势垒416(1)、416(2)的基部产生“粗糙”表面并且降低隧道磁电阻比(TMR)。被选择用于种子层418(1)、418(2)的材料将取决于被选择用于钉扎层420(1)、420(2)的材料。例如，种子层418(1)、418(2)可以选自诸如铂(Pt)、钽(Ta)或钌(Ru)等金属材料或者诸如氮化钽(TaN)等合金。隧道势垒416(1)、416(2)设置在钉扎层420(1)、420(2)上方。自由磁化层(“自由层”)422(1)、422(2)设置在隧道势垒416(1)、416(2)上方。
继续参考图4，如果底部电极404(1)、404(2)在Y方向上不具有直的垂直轮廓，则底部电极404(1)、404(2)的宽度W1可以被认为是底部电极404(1)、404(2)的最大截面宽度。例如，作为非限制性示例，底部电极404(1)、404(2)的宽度W1可以在十五(15)到五十(50)纳米(nm)之间。此外，底部电极404(1)、404(2)可以由两种或更多种金属材料制成，诸如第一金属材料424(1)、424(2)(诸如钨(W))和设置在第一金属材料424(1)、424(2)上方的第二金属材料426(1)、426(2)(诸如氮化钽(TaN)材料)。此外，图4中标记的MTJ堆叠柱406(1)、406(2)的宽度W2是MTJ堆叠柱406(1)、406(2)的最大截面宽度，因为MTJ堆叠柱406(1)、406(2)在该实施例中由于蚀刻而没有完全垂直的轮廓。例如，作为非限制性示例，MTJ堆叠柱406(1)、406(2)的宽度W2可以在二十(20)到六十(60)纳米(nm)之间。设置在MTJ堆叠柱406(1)、406(2)上方的硬掩模(HM)428(1)、428(2)控制蚀刻和形成的MTJ堆叠柱406(1)、406(2)的形状，并且因此可以控制形成在电介质材料层410中的过蚀刻沟槽408(1)、408(2)的距离和位置。
继续参考图4，过蚀刻沟槽408(1)、408(2)可以在MTJ堆叠柱406(1)、406(2)的底表面430(1)、430(2)或者电介质材料层410的顶表面432下方延伸深度D1。例如，MTJ堆叠柱406(1)、406(2)的底表面430(1)、430(2)可以是在种子层418(1)、418(2)与底部电极404(1)、404(2)的顶表面434(1)、434(2)之间的界面处的种子层418(1)、418(2)的底表面。例如，该深度D1可以在约五(5)到二十(20)纳米(nm)之间。注意，在该示例中的过蚀刻沟槽408(1)、408(2)不延伸到底部电极404(1)、404(2)中，因为底部电极404(1)、404(2)由于它们的宽度W1减小而在水平方向X上减小，如上所述。过蚀刻沟槽408(1)、408(2)设置为与底部电极404(1)、404(2)的外表面436(1)、436(2)相距最小距离D2。如果过蚀刻沟槽408(1)、408(2)的蚀刻轮廓在垂直Y方向上不是直的，则过蚀刻沟槽408(1)、408(2)与底部电极404(1)、404(2)的外表面436(1)、436(2)之间的距离可以在最小距离D2与最大距离D3之间变化，如图4所示。作为示例，过蚀刻沟槽408(1)、408(2)与底部电极404(1)、404(2)的外表面436(1)、436(2)之间的最小距离D2可以是至少两(2)纳米(nm)。作为示例，过蚀刻沟槽408(1)、408(2)与底部电极404(1)、404(2)的外表面434(1)、434(2)之间的最大距离D3可以是至少五十(50)纳米(nm)。过蚀刻沟槽408(1)、408(2)还可以在电介质材料层410下方延伸到金属间阻挡层438和/或下部金属层440(例如，金属2(M2)或金属3(M3)层)中，其中电介质材料层410设置在半导体管芯402上方。
为了进一步讨论MTJ堆叠柱的宽度大于其底部电极宽度的MTJ器件的制造，诸如图4中的MTJ器件400(1)、400(2)，提供图5至图6E。图5是示出制造诸如图4中的MTJ器件400(1)、400(2)等MTJ器件的示例性过程500的流程图。图6A至图6E示出了在根据图5中的示例性过程500在半导体晶片602中制造MTJ器件400期间的示例性过程阶段600(1)至600(5)。上面关于图4中的示例性MTJ器件400(1)、400(2)所讨论的细节也适用于在图6A至图6E中的过程阶段600(1)至600(5)中制造的MTJ器件400，并且因此将不再重复。图4中的MTJ器件400(1)、400(2)和图6A至图6E中的过程阶段600(1)至600(5)中所示的元件之间的共同元件由共同的元件编号示出。
在这方面，图6A示出了制造将具有宽度大于底部电极宽度的最终MTJ堆叠柱的MTJ器件的第一示例性过程阶段600(1)。如图6A所示，在半导体晶片602中的下部金属层440上方设置电介质材料层410(图5中的框502)。电介质材料层410可以设置在金属间阻挡层438上，金属间阻挡层438设置在下部金属层440上。顶表面432将形成在电介质材料层410上。
此外，如图6B中的示例性过程阶段600(2)所示，在电介质材料层410中形成底部电极404，使得来自电介质材料层410的电介质材料604邻近底部电极404的外表面436。例如，电介质材料层410的电介质材料604的一部分形成具有开口宽度W1的开口606(图5中的框504)。此后，在开口606中设置一种或多种金属材料608(在该示例中为第一金属材料424和第二金属材料426)，以形成也具有开口宽度W1的底部电极404(图5中的框506)。如果期望在开口606中提供多于一种金属材料608，则可以在开口606中设置第一金属材料608(1)，如图6B所示，然后使第一金属材料608(1)在电介质材料层410的顶表面432下方凹陷。然后，可以在开口606中设置第一金属材料608(1)上方的并且与第一金属材料608(1)接触的第二金属材料608(2)，以形成底部电极404。
注意，在该示例中，图6B中的过程阶段600(2)中的开口606延伸穿过金属间阻挡层438，因为底部电极404将通过下部金属层440电连接到半导体晶片602中的另一器件。此外，注意，底部电极404的顶表面610可以进一步被处理，诸如通过CMP工艺，以提供与电介质材料层410的顶表面432基本上成平面的光滑顶表面610。
接下来，如图6C中的示例性过程阶段600(3)所示，在底部电极404上方并且与底部电极404电接触地设置宽度大于开口宽度W1的MTJ堆叠406S(图5中的框508)。MTJ堆叠406S包括尚未经过进一步处理(诸如蚀刻)的多个层，以形成用于MTJ器件的MTJ堆叠柱。MTJ堆叠406S包括设置在种子层418L上方的钉扎层420L、设置在种子层418L上方的自由层422L、以及设置在钉扎层420L与自由层422L之间的隧道势垒层416L。隧道势垒层416L被配置为在钉扎层420L与自由层422L之间提供隧道磁电阻。在电介质材料层410上与底部电极404接触地设置MTJ堆叠406S之后，作为示例，MTJ堆叠406S可以被退火以在MTJ堆叠406S中提供期望的电特性。然后，可以在MTJ堆叠406S上设置硬掩模层428L，以在诸如IBE等蚀刻期间保护MTJ堆叠406S的部分以形成MTJ堆叠柱，如图6D中的过程阶段600(4)所示。
注意，在该示例中，如图6C所示的MTJ堆叠406S的钉扎层420L直接设置在种子层418L上方和隧道势垒层416L下方，并且自由层422L设置在隧道势垒层416L上方。然而，注意，在替代方案中，钉扎层420L可以设置在隧道势垒层416L上方，其中自由层422L设置在隧道势垒层416L下方。
如图6D中的示例性过程阶段600(4)所示，从MTJ堆叠406S去除材料以形成具有的宽度W2大于底部电极404的宽度W1的MTJ堆叠柱406(图5中的框510)。例如，可以使用光刻工艺在硬掩模层428L中形成开口，然后去除硬掩模层428L的部分以在要形成MTJ堆叠柱406的位置上方留下剩余的硬掩模428。然后，作为示例，可以将离子束612引向MTJ堆叠406S以形成MTJ堆叠柱406，如图6D所示，以形成MTJ器件400。硬掩模428保护要蚀刻的MTJ堆叠406S处于期望的宽度特性。然后，如图6E中的示例性过程阶段600(5)所示，可以采用过蚀刻工艺来形成过蚀刻沟槽408以避免或减少相邻器件之间的水平金属短路，如前所述和如图4所示。
将图6E中的MTJ器件400与图7中的MTJ器件300进行比较，图7中的MTJ器件300是先前参考图3讨论的MTJ器件300。注意，MTJ器件300的底部电极312在过蚀刻工艺期间被蚀刻，从而在MTJ堆叠柱306周围产生金属再沉积304。该金属再沉积304冒着MTJ堆叠柱306中的金属短路的风险。可能需要进一步的处理步骤来清洗和去除该金属再沉积304以避免金属短路。在图6E中的MTJ器件400中，底部电极404的宽度W1小于MTJ堆叠柱406的宽度W2。因此，当MTJ器件400被过蚀刻以形成邻近MTJ堆叠柱406的过蚀刻沟槽408以例如避免相邻器件之间的水平短路时，降低或避免了对底部电极404的蚀刻。再沉积的电介质材料412是包括在过蚀刻工艺期间蚀刻电介质材料层410的结果，并且可以沉积在如图4所示的MTJ堆叠柱406(1)、406(2)的侧壁414(1)、414(2)上。然而，再沉积的电介质材料412(1)、412(2)不会引起跨MTJ堆叠柱406(1)、406(2)中的层的金属短路，包括跨它们各自的隧道势垒416(1)、416(2)。因此，通过将MTJ器件400(1)、400(2)的底部电极404(1)、404(2)的宽度W1设置为小于MTJ堆叠柱406(1)、406(2)的宽度W2，减少或避免了包括在过蚀刻工艺期间可以重新沉积在MTJ堆叠柱406(1)、406(2)周围的金属材料的蚀刻。
图8是当在诸如MRAM等电阻式存储器802中使用时，采用图6D中的MTJ器件400作为存储元件的存储器位单元800的示意图。电阻式存储器802可以被包括在IC 804中。如图8所示，存储器位单元800包括存取晶体管806以用于控制对用作存储元件的MTJ器件400的读写操作。在该示例中，存取晶体管806以NMOS晶体管的形式提供，其包括耦合到字线(WL)的栅极(G)、第一电极808(例如，漏极)和第二电极810(例如，源极)。MTJ器件400的底部电极404耦合到存取晶体管806的第一电极808。顶部电极812电耦合到MTJ器件400的自由层422并且耦合到位线(BL)以将MTJ器件400耦合到位线(BL)。当访问MTJ器件400时，MTJ器件400被配置为当字线(WL)上的信号814激活存取晶体管806以耦合被耦合到底部电极404的电压(VS)时，作为耦合到位线(BL)的电压(VBL)与耦合到底部电极404的电压(VS)之间的电压差的结果，接收在顶部电极812与底部电极404之间流动的电流IAP-P或IP-AP。电流IAP-P或IP-AP的量由电压(VBL)和电压(VS)以及操作是读操作还是写操作来控制。写操作需要更多电流来改变自由层422的磁化状态。电流IAP-P或IP-AP的方向控制写操作是否将自由层422的磁化状态从AP改变为P状态，或者反之亦然。在读操作期间，电流IAP-P或IP-AP的量由MTJ器件400的电阻控制，MTJ器件400的电阻取决于其磁状态AP或P。
在蚀刻和过蚀刻期间减少或避免MTJ堆叠柱上的金属再沉积的另一种方式是减少蚀刻的MTJ堆叠中的金属材料的量。例如，如果可以在实现期望性能的同时降低MTJ堆叠的高度，则可以蚀刻和再沉积的MTJ堆叠中的金属材料较少。
在这方面，图9是半导体管芯902中的其他示例性MTJ器件900(1)、900(2)的示意图，其中用于提供MTJ器件900(1)、900(2)的MTJ堆叠柱906(1)、906(2)与底部电极904(1)、904(2)的纹理化导电耦合的相应的金属种子层918(1)、918(2)嵌入在底部电极904(1)中、904(2)中。因此，在该示例中，种子层没有被包括在MTJ器件900(1)、900(2)中的MTJ堆叠柱906(1)、906(2)中。如下面将更详细讨论，种子层918(1)、918(2)嵌入底部电极904(1)、904(2)并且位于电介质材料层910的顶表面932下方以减小MTJ堆叠柱906(1)、906(2)的总高度H1。通过减小MTJ堆叠柱906(1)、906(2)的高度H1，可以减少被去除或蚀刻以形成MTJ堆叠柱906(1)、906(2)的金属材料的量，从而避免或减少MTJ堆叠柱906(1)、906(2)的侧壁914(1)、914(2)上的金属再沉积的量。
此外，如下面将更详细讨论，具有嵌入底部电极904(1)、904(2)的种子层918(1)、918(2)的MTJ器件900(1)、900(2)还可以可选地提供MTJ器件900(1)、900(2)的底部电极904(1)、904(2)的宽度W4小于它们各自的MTJ堆叠柱906(1)、906(2)的宽度W4，类似于图4中的MTJ器件400(1)、400(2)。因此，可以减少或避免在蚀刻和/或过蚀刻工艺期间的MTJ器件900(1)、900(2)的底部电极904(1)、904(2)的蚀刻，以减少或避免来自底部电极904(1)、904(2)的蚀刻材料的在MTJ堆叠柱906(1)、906(2)上的金属再沉积。电介质材料912(1)、912(2)的蚀刻是包括在过蚀刻工艺期间过蚀刻电介质材料层910的结果，并且可以沉积在MTJ堆叠柱906(1)、906(2)的侧壁914(1)、914(2)上，如图9所示。然而，再沉积的电介质材料912(1)、912(2)不会引起跨MTJ堆叠柱906(1)、906(2)中的层的金属短路。
在这方面，参考图9，示例性MTJ器件900(1)、900(2)被示出为在半导体管芯902中。半导体管芯902可以设置在IC 907中。底部电极904(1)、904(2)由一种或多种金属材料形成，作为示例，诸如铜(Cu)、钨(W)、钽(Ta)或钽(Ta)氮化物(N)(TaN)材料。如下面将更详细地讨论，当形成MTJ器件900(1)、900(2)的MTJ堆叠柱906(1)、906(2)时，可能会发生侧壁914(1)、914(2)上的沉积再金属。此外，如下面将更详细讨论，当MTJ器件900(1)、900(2)如图9所示被过蚀刻以形成邻近MTJ堆叠柱906(1)、906(2)的过蚀刻沟槽908(1)、908(2)以避免例如相邻器件之间的水平短路时，可能期望避免或减少底部电极904(1)、904(2)的蚀刻。在过蚀刻期间，邻近底部电极904(1)、904(2)和MTJ堆叠柱906(1)、906(2)的电介质半导体材料层910被蚀刻。因此，再沉积的电介质材料912(1)、912(2)是包括在过蚀刻工艺期间蚀刻电介质材料层910的结果，并且可以沉积在MTJ堆叠柱906(1)、906(2)的侧壁914(1)、914(2)上，如图9所示。但是，再沉积的电介质材料912(1)、912(2)不会引起跨MTJ堆叠柱906(1)、906(2)中的层的金属短路，包括跨它们各自隧道势垒916(1)、916(2)。
继续参考图9，MTJ堆叠柱906(1)、906(2)通过从材料层的MTJ堆叠(未示出)蚀刻或以其他方式去除材料而形成。图9中的MTJ器件900(1)、900(2)中的底部电极904(1)、904(2)包括嵌入种子层918(1)、918(2)。嵌入种子层918(1)、918(2)表示在底部电极904(1)、904(2)上方并且与底部电极904(1)、904(2)电接触地设置MTJ堆叠之前通过底部电极904(1)、904(2)的制造来制造金属种子材料，从而允许种子层918(1)、918(2)不被包括在MTJ堆叠柱906(1)、906(2)中。将嵌入种子层918(1)、918(2)与底部电极904(1)、904(2)嵌入可以允许降低MTJ堆叠的高度H1，这减少了从MTJ堆叠去除以形成MTJ堆叠柱906(1)、906(2)的金属材料的量。例如，MTJ堆叠柱906(1)、906(2)的高度H1可以在约五(5)到二十(20)纳米(nm)之间，作为示例，包括在约七(7)到二十(20)纳米(nm)之间，并且作为非限制性示例，在约五(5)到十五(15)纳米(nm)之间。在图9的示例中，底部电极904(1)、904(2)设置在盖层948中，盖层948设置在电介质材料层910中。可以提供盖层948以用于图案化开口以在其中沉积金属材料以形成底部电极904(1)、904(2)和嵌入种子层918(1)、918(2)。例如，盖层948可以是硅(Si)氮化物(N)(SiN)材料。附加的第二种子层950设置在盖层948上方。作为示例，第二种子层950可以是小于二十(20)埃(A)的薄层。在嵌入种子层918(1)、918(2)的过程不提供期望的纹理表面的情况下，第二种子层950可以被提供和处理以向MTJ堆叠柱906(1)、906(2)提供期望的纹理化界面。例如，可以抛光嵌入种子层918(1)、918(2)，诸如通过CMP工艺，其中沉积第二种子层950提供更均匀或光滑的纹理化表面以用于与MTJ堆叠柱906(1)、906(2)界面连接。在提供第二种子层950之前，可以在电介质材料层910中的盖层948上方设置CMP缓冲层952，以提供用于抛光第二种子层950的缓冲层。当底部电极904(1)、904(2)形成在盖层948和电介质材料层910中时，第二种子层950然后设置在嵌入种子层918(1)、918(2)上以与嵌入种子层918(1)、918(2)并且因此与底部电极904(1)、904(2)电接触。
继续参考图9，MTJ堆叠柱906(1)、906(2)包括设置在第二种子层950上方并且与第二种子层950电接触的钉扎磁化层(“钉扎层”)920(1)、920(2)，以提供与种子层918(1)、918(2)和底部电极904(1)、904(2)接触的钉扎层920(1)、920(2)。种子层918(1)、918(2)提供纹理化表面以促进钉扎层920(1)、920(2)在特定期望取向上的平滑和外延晶体生长以提供期望的磁特性。第二种子层950和嵌入种子层918(1)、918(2)也可以被加工成光滑的表面以减少粗糙度，否则可能由于沉积不均匀而引起钉扎层920(1)、920(2)的不均匀的生长缺陷或变化。这些缺陷可以传播通过MTJ堆叠柱906(1)、906(2)，从而在隧道势垒916(1)、916(2)的基部处产生“粗糙”表面并且降低隧道磁电阻比(TMR)。被选择用于种子层918(1)、918(2)的材料将取决于被选择用于钉扎层920(1)、920(2)的材料。例如，种子层918(1)、918(2)可以选自金属材料(诸如铂(Pt)、钽(Ta)或钌(Ru))或合金(诸如钽(Ta)氮化物(N)(TaN))。隧道势垒916(1)、916(2)设置在钉扎层920(1)、920(2)上方。自由磁化层(“自由层”)922(1)、922(2)设置在隧道势垒916(1)、916(2)上方。
继续参考图9，如上所述，底部电极904(1)、904(2)的宽度可以小于MTJ堆叠柱906(1)、906(2)的宽度以避免或减少底部电极904(1)、904(2)的蚀刻引起在MTJ堆叠柱906(1)、906(2)上的金属再沉积。因此，例如，如图9所示，如果底部电极904(1)、904(2)在Y方向上不具有直的垂直轮廓，则底电极904(1)、904(2)的宽度W3可以被认为是底部电极904(1)、904(2)的最大截面宽度。例如，作为非限制性示例，底部电极904(1)、904(2)的宽度W3可以在十五(15)到五十(50)纳米(nm)之间。此外，底部电极904(1)、904(2)可以由金属材料924(1)、924(2)制成，诸如钨(W)。此外，由于MTJ堆叠柱906(1)、906(2)在该实施例中由于蚀刻而没有完全垂直的轮廓，图9中标记的MTJ堆叠柱906(1)、906(2)的宽度W4是MTJ堆叠柱906(1)、906(2)的最大截面宽度。例如，作为非限制性示例，MTJ堆叠柱906(1)、906(2)的宽度W4可以在二十(20)到六十(60)纳米(nm)之间。设置在MTJ堆叠柱906(1)、906(2)上方的硬掩模(HM)928(1)、928(2)控制蚀刻和形成的MTJ堆叠柱906(1)、906(2)的形状，并且因此可以控制形成在电介质材料层910中的过蚀刻沟槽908(1)、908(2)的距离和位置。
继续参考图9，过蚀刻沟槽908(1)、908(2)可以在MTJ堆叠柱906(1)、906(2)的底表面930(1)、930(2)下方延伸深度D4。例如，MTJ堆叠柱906(1)、906(2)的底表面930(1)、930(2)可以是在第二种子层950之间的界面处的钉扎层920(1)、920(2)的底表面。例如，该深度D4可以在约五(5)到二十(20)纳米(nm)之间。注意，在该示例中的过蚀刻沟槽908(1)、908(2)不延伸到底部电极904(1)、904(2)中，因为底部电极904(1)、904(2)由于它们的宽度W3减小而在水平方向X上减小，如上所述。过蚀刻沟槽908(1)、908(2)被设置为与底部电极904(1)、904(2)的外表面936(1)、936(2)相距最小距离D5。如果过蚀刻沟槽908(1)、908(2)的蚀刻轮廓在垂直Y方向上不是直的，则过蚀刻沟槽908(1)、908(2)与底部电极904(1)、904(2)的外表面936(1)、936(2)之间的距离可以在最小距离D5与最大距离D6之间变化，如图9所示。作为示例，过蚀刻沟槽908(1)、908(2)与底部电极904(1)、904(2)的外表面936(1)、936(2)之间的最小距离D5可以是至少两(2)纳米(nm)。作为示例，过蚀刻沟槽908(1)、908(2)与底部电极904(1)、904(2)的外表面936(1)、936(2)之间的最大距离D6可以是至少五(5)纳米(nm)。过蚀刻沟槽908(1)、908(2)还可以在电介质材料层910下方延伸到下部金属层940(例如，金属2(M2)或金属3(M3)层)和/或金属间阻挡层938中，金属间阻挡层938包含与下部金属层940中的金属岛942(1)、942(2)互连的垂直互连接入(VIA)944(1)、944(2)。
为了进一步讨论具有的MTJ堆叠柱的宽度大于其底部电极宽度的MTJ器件的制造，诸如图9中的MTJ器件900(1)、900(2)，提供图10至图11G。图10是示出制造诸如图9中的MTJ器件900(1)、900(2)等MTJ器件的示例性过程1000的流程图。图11A至图11G示出了在根据图10中的示例性过程1000在半导体晶片1102中制造MTJ器件900期间的示例性过程阶段1100(1)至1100(7)。上面关于图9中的示例性MTJ器件900(1)、900(2)所讨论的细节也适用于在图11A至图11G中的过程阶段1100(1)至1100(7)中制造的MTJ器件900，并且因此将不再重复。图9中的MTJ器件900(1)、900(2)和图11A至图11G中的过程阶段1100(1)至1100(7)中所示的元件之间的共同元件由共同的元件编号示出。
在这方面，图11A示出了制造MTJ器件的第一示例性过程阶段1100(1)，该MTJ器件将具有嵌入种子层，该嵌入种子层与底部电极减小MTJ堆叠柱的高度。如图11A所示，在半导体晶片1102中在下部金属层940和金属间阻挡层938上方设置电介质材料层910(图10中的框1002)。在该示例中，盖层948设置在半导体晶片1102中的下部金属层940和金属间阻挡层938上方。顶表面932将形成在电介质材料层910上。
此外，如图11B中的示例性过程阶段1100(2)所示，CMP缓冲层952可选地设置在盖层948上以提供用于执行CMP的层，如前所述。然后，作为光刻工艺的一部分在CMP缓冲层952上方设置图案化层1104以形成底部电极904，如图11C所示。在这方面，去除来自盖层948和CMP缓冲层952的电介质材料1106、1108的一部分，以形成具有开口宽度W3的开口1110(图10中的框1004)。可以根据图案化层1104蚀刻电介质材料1106、1108以形成开口1110。金属岛942(1)的顶表面1112可以形成针对蚀刻电介质材料1106、1108以形成开口1110的蚀刻停止层。
此后，如图11C中的示例性过程阶段1100(3)所示，在开口1110中设置一种或多种金属材料1114以形成也具有开口宽度W3的底部电极904(图10中的框1006)。然后，在开口1110中设置种子层材料1116，以与形成底部电极904的金属材料1114嵌入(图10中的框1008)。这也在图12A中示出。注意，图12C中的过程阶段1100(3)中的开口1110延伸穿过下部金属层940，因为在该示例中，底部电极904将通过下部金属层940电连接到半导体晶片1102中的另一器件。注意，种子层材料1116的初始沉积可以形成高粗糙顶表面1118，这是因为在开口中与底部电极904嵌入的种子层材料1116的厚度(例如，10至20纳米(nm))。这也在图11C中示出，其中种子层材料1116延伸到开口1110的外部。因此，如图11D中的示例性过程阶段1100(4)所示，可以执行CMP工艺以平坦化由种子层材料1116形成的种子层918(图10中的框1010)。种子层918可以被平坦化以形成与底部电极904嵌入的光滑表面1120，以与CMP缓冲层952的顶表面932基本上成平面，如图11D和图12B所示。
接下来，如图11E中的示例性过程阶段600(5)所示，可选的第二种子层950设置在CMP缓冲层952和嵌入种子层918上方。如上所述，第二种子层950可以提供纹理增强以用于耦合到MTJ堆叠柱906(1)、906(2)的钉扎层920(1)、920(2)，如图9所示。这也在图12C中示出。第二种子层950和嵌入种子层918也可以被加工成光滑的表面以减少粗糙度，否则可能由于沉积不均匀而引起钉扎层920(1)、920(2)的不均匀的生长缺陷或变化(参见图9)。这些缺陷可以传播通过图9所示的MTJ堆叠柱906(1)、906(2)，从而在隧道势垒916(1)、916(2)的基部处产生“粗糙”表面并且减小隧道磁电阻比(TMR)。
接下来，如图11F中的示例性过程阶段1100(6)所示，在底部电极904上方并且与底部电极904电接触地设置宽度大于开口1110的开口宽度W3的MTJ堆叠906S(图10中的框1012)。MTJ堆叠906S包括尚未经过诸如蚀刻等进一步处理以形成用于MTJ器件的MTJ堆叠柱的多个层。例如，作为示例，MTJ堆叠906S可以是十五(15)纳米(nm)，并且具有降低的高度，因为种子层918没有被包括并且替代地嵌入底部电极904。MTJ堆叠906S包括设置在第二种子层950和种子层918上方的钉扎层920L、设置在钉扎层920L上方的隧道势垒层916L、以及设置在隧道势垒层916L上方的自由层922L。隧道势垒层916L被配置为在钉扎层920L与自由层922L之间提供隧道磁电阻。在电介质材料层910上与种子层950、918和底部电极904接触地设置MTJ堆叠906S之后，作为示例，可以将MTJ堆叠906S退火以在MTJ堆叠906S中提供期望的电特性。然后，可以在MTJ堆叠406S上设置硬掩模层928L以在诸如IBE等蚀刻期间保护MTJ堆叠406S的部分以形成MTJ堆叠柱，如图11D中的过程阶段1100(4)所示。
注意，在该示例中，如图11F所示的MTJ堆叠906S的钉扎层920L设置在隧道势垒层916L下方，并且自由层922L设置在隧道势垒层916L上方。然而，注意，在替代方案中，钉扎层920L可以设置在隧道势垒层916L上方，其中自由层922L设置在隧道势垒层916L下方。
如图11G中的示例性过程阶段1100(7)所示，从MTJ堆叠906S去除材料以形成MTJ堆叠柱906并且具有的宽度W4大于底部电极904的宽度W3(图10中的框1014)。例如，可以使用光刻工艺在硬掩模层(未示出)中形成开口，然后去除硬掩模层的部分以在将要形成MTJ堆叠柱906的位置上方留下剩余的硬掩模928。然后，作为示例，可以将离子束1122引向图11F中的MTJ堆叠906S以形成图11G所示的MTJ堆叠柱906以形成MTJ器件900。硬掩模928保护要蚀刻的MTJ堆叠906S处于期望的宽度特性。然后，也如图11G中的示例性过程阶段1100(7)所示，可以采用过蚀刻工艺来形成过蚀刻沟槽908以避免或减少相邻器件之间的水平金属短路，如前所述和如图9所示。
图13是当在诸如MRAM等电阻式存储器1302中使用时，采用图11G中的MTJ器件900作为存储元件的存储器位单元1300的示意图。电阻式存储器1302可以被包括在IC 1304中。如图13所示，存储器位单元1300包括存取晶体管1306以用于控制对用作存储元件的MTJ器件900的读写操作。在该示例中，存取晶体管1306以NMOS晶体管的形式提供，其包括耦合到字线(WL)的栅极(G)、第一电极1308(例如，漏极)和第二电极1310(例如，源极)。MTJ器件900的底部电极904耦合到存取晶体管1306的第一电极1308。顶部电极1312电耦合到MTJ器件900的自由层922并且耦合到位线(BL)以将MTJ器件900耦合到位线(BL)。当访问MTJ器件900时，MTJ器件900被配置为当字线(WL)上的信号1314激活存取晶体管1306以耦合被耦合到底部电极904的电压(VS)时，作为耦合到位线(BL)的电压(VBL)与耦合到底部电极904的电压(VS)之间的电压差的结果，接收在顶部电极1312与底部电极904之间流动的电流IAP-P或IP-AP。电流IAP-P或IP-AP的量由电压(VBL)和电压(VS)以及操作是读操作还是写操作来控制。写操作需要更多电流来改变自由层922的磁化状态。电流IAP-P或IP-AP的方向控制写操作是否将自由层922的磁化状态从AP改变为P状态，或者反之亦然。在读操作期间，电流IAP-P或IP-AP的量由MTJ器件900的电阻控制，MTJ器件900的电阻取决于其磁状态AP或P。
减少或避免来自蚀刻和/或过蚀刻的金属再沉积的MTJ器件可以在任何基于处理器的器件中提供或者集成到任何基于处理器的器件中，包括具有宽度小于MTJ堆叠的底部电极以避免或减少在MTJ器件的过蚀刻期间底部电极的蚀刻的MTJ器件，和/或具有嵌入底部电极中的种子层以减小MTJ堆叠柱的高度以减少可以被过蚀刻的金属材料的量的MTJ器件。示例(但不限于)包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板计算机、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机显示器、电视、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。
在这方面，图14示出了基于处理器的系统1400的示例，其可以包括减少或避免来自蚀刻和/或过蚀刻的金属再沉积的MTJ器件1402，包括具有宽度小于MTJ堆叠柱的底部电极以避免或减少MTJ器件的过蚀刻期间底部电极的蚀刻的MTJ器件，和/或具有嵌入底部电极中的种子层以减小MTJ堆叠柱的高度以减少可以被过蚀刻的金属材料的量的MTJ器件。作为非限制性示例，这些MTJ器件1402可以分别包括图4和图9中的MTJ器件400(1)-400(2)、900(1)-900(2)。
在该示例中，基于处理器的系统1400在IC 1404中提供。IC 1404可以被包括在片上系统(SoC)1406中，或者被提供作为片上系统(SoC)1406。基于处理器的系统1400包括CPU1408，CPU 1408包括一个或多个处理器1410。CPU 1408可以具有高速缓冲存储器1412，其耦合到处理器1410以用于快速访问临时存储的数据。高速缓冲存储器1412可以包括用于提供用于存储数据的存储器位单元的MTJ器件1402。CPU 1408耦合到系统总线1414并且可以相互耦合被包括在基于处理器的系统1400中的主设备和从设备。众所周知，CPU 1408通过在系统总线1414上交换地址、控制和数据信息来与这些其他设备通信。尽管未在图14中示出，但是可以提供多个系统总线1414，其中每个系统总线1414构成不同的结构。例如，CPU 1408可以将总线事务请求传送给作为从设备的示例的存储器系统1418。作为示例，存储器系统1418可以包括存储器阵列1420，存储器阵列1420包括存储器位单元1422，存储器位单元1422包括MTJ器件1402。
其他主设备和从设备可以连接到系统总线1414。如图14所示，这些设备可以包括存储器系统1418、以及一个或多个输入设备1424，输入设备1424可以包括MTJ器件1402。输入设备1424可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。作为示例，这些其他设备还可以包括一个或多个输出设备1426、以及一个或多个网络接口设备1428，两者都可以包括MTJ器件1402。输出设备1426可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。作为示例，这些其他设备还可以包括一个或多个显示控制器1430。网络接口设备1428可以是被配置为允许与网络1432交换数据的任何设备。网络1432可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和因特网。网络接口设备1428可以被配置为支持期望的任何类型的通信协议。
CPU 1408还可以被配置为通过系统总线1414访问显示控制器1430以控制发送给一个或多个显示器1434的信息。显示控制器1430经由一个或多个视频处理器1436来向显示器1434发送要显示的信息，视频处理器1436将要显示的信息处理为适合于显示器1434的格式。作为示例，视频处理器1436可以包括MTJ器件1402。显示器1434可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件部件、集成电路(IC)或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的部件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件部件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立部件驻留在远程站、基站或服务器中。
还应当注意，在本文中的任何示例性方面中描述的操作步骤被描述以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、比特、符号和码片可以用电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改将是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (30)

1.一种磁隧道结(MTJ)器件，包括：
底部电极，具有宽度；
种子层；以及
MTJ堆叠柱，具有大于所述底部电极的宽度的宽度，并且设置在所述底部电极上方并且与所述底部电极电接触，所述MTJ堆叠柱包括：
钉扎层，设置在所述种子层上方；
自由层，设置在所述种子层上方；以及
隧道势垒，设置在所述钉扎层与所述自由层之间，所述隧道势垒被配置为在所述钉扎层与所述自由层之间提供隧道磁电阻。
2.根据权利要求1所述的MTJ器件，进一步包括与所述底部电极邻近设置的电介质材料层。
3.根据权利要求2所述的MTJ器件，进一步包括在所述电介质材料层中与所述MTJ堆叠柱邻近设置的过蚀刻沟槽。
4.根据权利要求3所述的MTJ器件，其中所述过蚀刻沟槽不延伸到所述底部电极中。
5.根据权利要求2所述的MTJ器件，进一步包括来自所述电介质材料层的邻近所述MTJ堆叠柱的外表面的再沉积电介质材料。
6.根据权利要求1所述的MTJ器件，其中所述底部电极的宽度包括所述底部电极的最大截面宽度。
7.根据权利要求1所述的MTJ器件，其中所述MTJ堆叠柱的宽度包括所述MTJ堆叠柱的最大截面宽度。
8.根据权利要求2所述的MTJ器件，进一步包括：
下部金属层，所述底部电极设置在所述下部金属层上方；以及
金属间阻挡层，设置在所述电介质材料层与所述下部金属层之间，所述底部电极进一步与所述金属间阻挡层邻近设置。
9.根据权利要求1所述的MTJ器件，其中所述MTJ堆叠柱包括所述种子层。
10.根据权利要求1所述的MTJ器件，进一步包括包含顶表面的电介质材料层，并且其中：
所述底部电极设置在所述电介质材料层中的开口中，所述底部电极包括设置在所述电介质材料层的顶表面下方的顶表面；
所述种子层包括在所述电介质材料层中的所述开口中与所述底部电极的顶表面接触设置的嵌入种子层；以及
所述MTJ堆叠柱设置在所述电介质材料层上方并且与所述嵌入种子层电接触。
11.根据权利要求10所述的MTJ器件，其中所述MTJ堆叠柱不包括所述种子层。
12.根据权利要求10所述的MTJ器件，进一步包括在所述电介质材料层中与所述MTJ堆叠柱邻近设置的过蚀刻沟槽。
13.根据权利要求12所述的MTJ器件，其中所述过蚀刻沟槽不延伸到所述底部电极中。
14.根据权利要求10所述的MTJ器件，进一步包括来自所述电介质材料层的邻近所述MTJ堆叠柱的外表面的再沉积电介质材料。
15.根据权利要求10所述的MTJ器件，进一步包括设置在所述电介质材料层上方的第二种子层，其中所述MTJ堆叠柱设置在所述第二种子层上方并且进一步与所述第二种子层电接触。
16.根据权利要求10所述的MTJ器件，进一步包括下部金属层，所述底部电极设置在所述下部金属层上方；
其中所述电介质材料层包括设置在所述下部金属层上方的覆盖材料层和设置在所述覆盖材料层上方的缓冲材料层。
17.根据权利要求1所述的MTJ器件，被包含到MTJ位单元中，所述MTJ位单元包括：
存取晶体管，包括栅极、第一电极和第二电极，其中：
所述存取晶体管的所述栅极耦合到字线；
所述MTJ器件的所述底部电极耦合到所述存取晶体管的所述第一电极；以及
所述MTJ器件的顶部电极耦合到位线；
所述MTJ器件被配置为响应于激活所述存取晶体管的所述字线上的信号和施加到所述位线的电压而接收所述第一电极与所述第二电极之间的电流。
18.根据权利要求1所述的MTJ器件，被集成到集成电路(IC)中。
19.根据权利要求1所述的MTJ器件，被集成到选自以下组的设备中，所述组包括：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板计算机；平板手机；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；无线电设备；卫星无线电设备；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；以及汽车。
20.一种制造磁隧道结(MTJ)器件的方法，包括：
在半导体晶片中的下部金属层上方设置电介质材料层，所述电介质材料层包括顶表面；
去除所述电介质材料层的电介质材料的一部分以形成具有开口宽度的开口；
在所述开口中设置一种或多种金属材料以形成具有的宽度为所述开口宽度的底部电极；
在所述底部电极上方并且与所述底部电极电接触地设置具有的宽度大于所述开口宽度的MTJ堆叠，所述MTJ堆叠包括：
钉扎层，设置在种子层上方；
自由层，设置在所述种子层上方；以及
隧道势垒，设置在所述钉扎层与所述自由层之间，所述隧道势垒被配置为在所述钉扎层与所述自由层之间提供隧道磁电阻；以及
从所述MTJ堆叠去除材料以形成具有的宽度大于所述底部电极的宽度的MTJ堆叠柱。
21.根据权利要求20所述的方法，进一步包括：将设置在所述开口中的所述一种或多种金属材料的顶表面抛光为与所述电介质材料层的顶表面基本上成平面。
22.根据权利要求20所述的方法，进一步包括：
使设置在所述开口中的所述底部电极凹陷到所述电介质材料层的顶表面下方；以及
设置所述一种或多种金属材料中的第二金属材料以形成所述底部电极。
23.根据权利要求20所述的方法，其中从所述MTJ堆叠去除所述材料包括：蚀刻所述MTJ堆叠以形成具有的宽度大于所述底部电极的宽度的所述MTJ堆叠柱。
24.根据权利要求20所述的方法，进一步包括：在所述电介质材料层中过蚀刻出与所述MTJ堆叠柱邻近的过蚀刻沟槽。
25.根据权利要求24所述的方法，进一步包括：在所述电介质材料层中过蚀刻出与所述MTJ堆叠柱邻近的所述过蚀刻沟槽期间，将来自所述电介质材料层的所述电介质材料与所述MTJ堆叠柱的外表面邻近地再沉积。
26.根据权利要求20所述的方法，其中去除所述电介质材料层的所述电介质材料的所述部分包括：蚀刻所述电介质材料层的所述电介质材料的所述部分以形成具有所述开口宽度的所述开口。
27.根据权利要求20所述的方法，进一步包括：
在所述电介质材料层中的所述开口中嵌入与所述底部电极的顶表面接触的种子层材料；
去除所述种子层材料的一部分以与所述电介质材料层的顶表面基本上成平面；以及
在所述电介质材料层上方并且与所述种子层材料的剩余部分电接触地设置具有的宽度大于所述开口宽度的所述MTJ堆叠，以与所述底部电极电接触，所述MTJ堆叠包括：
钉扎层；
自由层；以及
隧道势垒，设置在所述钉扎层与所述自由层之间，所述隧道势垒被配置为在所述钉扎层与所述自由层之间提供隧道磁电阻。
28.根据权利要求27所述的方法，其中去除所述种子层材料的所述部分包括：将所述种子层材料的所述部分抛光为与所述电介质材料层的顶表面基本上成平面。
29.根据权利要求27所述的方法，其中去除所述电介质材料层的所述电介质材料的所述部分包括：蚀刻所述电介质材料层的所述电介质材料的所述部分以形成具有所述开口宽度的所述开口。
30.根据权利要求27所述的方法，进一步包括：在所述电介质材料层上方设置第二种子层，以及
其中在所述电介质材料层上方设置所述MTJ堆叠包括：在所述第二种子层上方并且进一步与所述第二种子层电接触地设置所述MTJ堆叠柱。
CN201780048801.7A 2016-08-04 2017-07-20 一种磁隧道结(mtj)器件及其制造方法 Active CN109643754B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662370929P 2016-08-04 2016-08-04
US62/370,929 2016-08-04
US15/241,595 2016-08-19
US15/241,595 US10096649B2 (en) 2016-08-04 2016-08-19 Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices
PCT/US2017/043021 WO2018026529A1 (en) 2016-08-04 2017-07-20 Reducing or avoiding metal deposition from etching magnetic tunnel junction (mtj) devices, including magnetic random access memory (mram) devices

Publications (2)

Publication Number Publication Date
CN109643754A true CN109643754A (zh) 2019-04-16
CN109643754B CN109643754B (zh) 2023-01-17

Family

ID=61069715

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780048801.7A Active CN109643754B (zh) 2016-08-04 2017-07-20 一种磁隧道结(mtj)器件及其制造方法

Country Status (4)

Country Link
US (1) US10096649B2 (zh)
EP (1) EP3472875B1 (zh)
CN (1) CN109643754B (zh)
WO (1) WO2018026529A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10430085B2 (en) * 2016-11-08 2019-10-01 Micron Technology, Inc. Memory operations on data
US10431734B2 (en) * 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10388862B1 (en) 2018-04-12 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Highly selective ion beam etch hard mask for sub 60nm MRAM devices
US10847575B2 (en) * 2018-07-13 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and related apparatus for improving memory cell performance in semiconductor-on-insulator technology
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US10886461B2 (en) 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Highly physical etch resistive photoresist mask to define large height sub 30nm via and metal hard mask for MRAM devices
US10714681B2 (en) 2018-10-19 2020-07-14 International Business Machines Corporation Embedded magnetic tunnel junction pillar having reduced height and uniform contact area
US11158650B2 (en) 2018-12-20 2021-10-26 Applied Materials, Inc. Memory cell fabrication for 3D nand applications
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
US10892403B2 (en) * 2019-01-29 2021-01-12 International Business Machines Corporation Structured bottom electrode for MTJ containing devices
US11094878B2 (en) 2019-06-18 2021-08-17 International Business Machines Corporation Short circuit reduction in magnetic tunnel junctions
US11302639B2 (en) * 2020-01-16 2022-04-12 International Business Machines Corporation Footing flare pedestal structure
US11991932B2 (en) * 2020-07-17 2024-05-21 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181633A1 (en) * 2009-01-21 2010-07-22 Nam Kyungtae Magnetic Memory Device
US20130032907A1 (en) * 2011-08-01 2013-02-07 Kimihiro Satoh MRAM with sidewall protection and method of fabrication
CN103151457A (zh) * 2011-12-07 2013-06-12 三星电子株式会社 磁性器件及其制造方法
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
US20160099287A1 (en) * 2014-10-02 2016-04-07 Makoto Nagamine Magnetoresistive memory device and manufacturing method of the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278122B2 (en) 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
US8313959B1 (en) 2011-08-17 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Hole first hardmask definition
US8536063B2 (en) 2011-08-30 2013-09-17 Avalanche Technology Inc. MRAM etching processes
US8772888B2 (en) 2012-08-10 2014-07-08 Avalanche Technology Inc. MTJ MRAM with stud patterning
US9203015B2 (en) * 2013-03-22 2015-12-01 Hisanori Aikawa Magnetic storage device
US9269893B2 (en) 2014-04-02 2016-02-23 Qualcomm Incorporated Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
KR102326547B1 (ko) * 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102369523B1 (ko) * 2015-09-08 2022-03-03 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9601686B1 (en) * 2015-12-14 2017-03-21 International Business Machines Corporation Magnetoresistive structures with stressed layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181633A1 (en) * 2009-01-21 2010-07-22 Nam Kyungtae Magnetic Memory Device
US20130032907A1 (en) * 2011-08-01 2013-02-07 Kimihiro Satoh MRAM with sidewall protection and method of fabrication
CN103151457A (zh) * 2011-12-07 2013-06-12 三星电子株式会社 磁性器件及其制造方法
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
US20160099287A1 (en) * 2014-10-02 2016-04-07 Makoto Nagamine Magnetoresistive memory device and manufacturing method of the same

Also Published As

Publication number Publication date
WO2018026529A1 (en) 2018-02-08
EP3472875B1 (en) 2020-10-21
CN109643754B (zh) 2023-01-17
US20180040668A1 (en) 2018-02-08
EP3472875A1 (en) 2019-04-24
US10096649B2 (en) 2018-10-09

Similar Documents

Publication Publication Date Title
CN109643754A (zh) 减少或避免来自蚀刻包括磁随机存取存储器（mram）器件的磁隧道结（mtj）器件的金属沉积
EP3504711B1 (en) High speed, low power spin-orbit torque (sot) assisted spin-transfer torque magnetic random access memory (stt-mram) bit cell array
US10103319B2 (en) Ultrathin perpendicular pinned layer structure for magnetic tunneling junction devices
US9614143B2 (en) De-integrated trench formation for advanced MRAM integration
US9269893B2 (en) Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
CN102388454B (zh) 磁性隧道结(mtj)和方法，以及使用其的磁性随机存取存储器(mram)
US9666792B2 (en) Shadow-effect compensated fabrication of magnetic tunnel junction (MTJ) elements
KR102374642B1 (ko) 자기 메모리 소자 및 그 제조 방법
US10833254B2 (en) Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory
US9397288B2 (en) Storage element, storage device, method of manufacturing storage element, and magnetic head
US20160043304A1 (en) Self-compensation of stray field of perpendicular magnetic elements
TWI717038B (zh) 磁性隨機存取記憶體輔助的非揮發性裝置和其製造方法
TW201913656A (zh) 記憶體裝置、用於提供所述記憶體裝置的方法以及三維可堆疊記憶體裝置
US10438995B2 (en) Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) Methods of fabricating magnetic tunnel junctions integrated with selectors
CN110890458A (zh) 一种提高磁性随机存储器写入效率的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant