CN1096158C

CN1096158C - 在公共信道上对多个波形求和的串联互联接

Info

Publication number: CN1096158C
Application number: CN95195940A
Authority: CN
Inventors: 杰弗里·A·莱文; 肯尼斯·D·伊斯顿; 于尔格·欣德玲; 迈克尔·P·布罗克; 小林赛·A·韦弗
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 1994-09-30
Filing date: 1995-09-29
Publication date: 2002-12-11
Anticipated expiration: 2015-09-29
Also published as: ATE220266T1; DE69527298D1; US5724385A; CN1165599A; EP0783806A1; EP0783806B1; AU3858695A; DE69527298T2; RU2159011C2; WO1996010874A1; HK1001447A1; BR9509057A

Abstract

一种用于扩展谱通信系统的调制器(109)，它不仅接收本地数据(112)并对其进行处理，而且还从一个或多个其他的调制器(124)接收输入数据、将输入数据与本地数据叠加并提供其和作为用于后续调制器的数据或用于发送功率放大器(126)的最终输出。调制器包括输入块(120)和输出块(122)，并且视控制数据信号(190)而定，输入数据将在提供给输出块(122)之前，与调制器内部产生的本地数据叠加。输出数据可以包括奇偶数据。奇偶数据可以用来检验故障，故障可以是由差错连接或断线而引起的。如果检测到差错，那么发送调制器(127)的加和功能可以自动中断。

Description

在公共信道上对多个波形求和的串联互联接

I.发明领域

本发明一般涉及扩展谱电信系统，尤其涉及蜂窝电话系统信号处理。

II.现有技术的描述

为了使在有限的电磁谱上适合于大量的电信系统用户，采用各种多址扩展谱技术中一种技术。这些技术包括，如时分多址(TDMA)、频分多址(FDMA)和码分多址(CDMA)。CDMA技术比起其他技术有许多优点，典型的CDMA系统见1990年2月转让给K·Gilhousen等人的美国专利4,901,307，该专利的标题是“采用卫星或地面转发器的扩展谱多址通信系统”，并且已转让给本发明的受让人，在此引述供参考。

在上述’307的专利中描述的CDMA蜂窝电话系统中，具有收发器的大量移动电话系统用户通过卫星转发器或地面基站进行通信，这些卫星收发器或地面基站也称作为蜂窝区站、蜂窝站或简称为蜂窝。每一蜂窝覆盖有限的地理范围，并选择来自和通向公共电话交换网(PSTN)的、携带在该蜂窝中蜂窝电话收发器上的呼叫路由。当某一蜂窝电话用户移动到某一新的蜂窝时，用户呼叫的路由选择就转移到新的蜂窝。

因此，蜂窝电话收发器或移动单元传播由某一蜂窝站接收的移动信号，该移动信号随后又选择通向PSTN以及通向电话线或其他移动单元的路由。蜂窝站传播由该蜂窝区内移动单元接收的蜂窝信号。蜂窝站对移动单元信号传输一般称作为前向链路，而移动单元对蜂窝站信号传输一般称作为反向链路。

CDMA技术将可用的系统频谱分成多个子带并允许频谱能够在同一时间间隔内有效地使用多次，因而使得任意同一时间内可以进行的呼叫数增加。上述’307专利中描述的CDMA技术采用呼叫的高频伪噪声(PN)调制，以及由正交二进制序列进行的呼叫调制，将许多呼叫组合起来，并传播数据之和，作为单一的CDMA信号。这样，CDMA技术可以在占用同一频带的许多呼叫之间进行区分，并且与其他技术相比提高了频谱效率。更具体地说，该专利中描述的系统对来自定义为I和Q信道而具有相同“外”PN码的同一蜂窝的所有呼叫进行调制。各呼叫接着由“内”用户PN码和人们熟知的Walsh函数(也称作为Hadamard矩阵)类型的正交二进制序列进行调制。

因此，在前向链路信号路径上由某一蜂窝站发送到移动单元的CDMA呼叫信号将包含占用相同频带的许多经调制的呼叫。调制和解调CDMA呼叫信号的系统和方法的描述见如1992年4月7日授权给K·Gilhousen等人的美国专利5,103,459，该专利的标题为“在CDMA蜂窝电话系统中产生信号波形的系统和方法”，该专利已转让给本发明的受让人，在此引述供参考。图1是用来将CDMA信号发送到移动单元的’459专利中描述的蜂窝站设备的框图。

图1描述的是一呼叫信道用户在如话音数据块12中产生话音数据，话音数据块12将数据提供给第一发送调制器14，而第一发送调制器14在信道微处理器16的控制下工作。在发送调制器中，话音数据提供给编码器18，随后提供给数字复用器20，它与来自PN发生器块22的输出一起，将输入提供给Walsh码处理器24。Walsh码处理器的输出离开调制器14，并提供给加入功率控制位以调整发射信号功率的发射功率控制块26。发射功率控制块的输出提供给加法器28，并且随后提供给发射功率放大器30和天线32，用来传播到与该天线相关的蜂窝中的移动用户。

在’459专利中描述的系统中，来自话音数据块34的话音数据和来自第二发射调制器36的输出可以由加法器28在提供给发射功率放大器30之前，与来自第一发射调制器14的输出相加。即，该加法器是一个将来自两个独立的发射调制器的信号进行加和并将结果提供给放大器进行放大和后续传送的离散元件。该加法器减少了放大器以及相关的必要控制电路的数量，并因此减小了成本并增加了效率。发射调制器输出信号的数量和所用加法器以及支持逻辑电路的数量可以适合于特定应用的要求。如果需要，多个调制器可以将数据提供给加法器28，或者多个加法器可以将经加和的输出提供给放大器30，用以将所需数目的数据信号组合起来。

正如在’459专利中指出的那样，用PN和Walsh数据对话音数据进行编码确保了各个呼叫可以在以后接着译码，并相互区分开来。特别是，来自每一功率控制器26、38的数据是以9位的取样大小产生的，而加法器28的输出是以10位的取样大小产生的。数据是在I和Q信道中在5MHz的速率下产生的，从而每秒产生90兆比特的数据流。每一调制器包括4条并行输出线。所以，将3个调制器连接到加法器这导致在调制器和发射放大器之间产生16条硬线的互连。

因为加法器28是一离散元件，所以它在每一信道信号之间需要硬线连接。这些联线增加了成本、占据空间，并提供了使电路发生断线的机会，而使信号中断。可以增加与每一加法器连接的发送调制器的数量，但每一发送调制器仍然需要用硬线连接，并且相关控制电路会变得相当复杂。另外，相当大数量的硬线连接使得体积大并且笨重，并且会增大生产成本。同时，联线的数量也受可用制作空间的限制。最后，由于联线数量的增加，会增大由于错误联线或断线的风险。

根据上面的讨论，应当很清楚，需要一种能够有效地将来自多个发射调制器的输出加和而无需增大差错风险或需要过大数量的硬线连接的装置。本发明满足了这种要求。

发明概述

按照本发明，用来在扩展谱电信系统中调制数据的装置包括一个调制器处理器，该调制器处理器不仅接收本地数据并对其进行处理用作后续传输，而且还从一个或多个其他的调制器接收以独立处理数据形式的输入、将输入数据与经处理的本地数据加和，并提供其和，作为用于后续调制器的数据，或作为用于另一系统处理器的最终输出。这样，就不必具有将来自几个调制器的经调制的数据进行加和的离散信号加法器。相反，在串联的最后调制器的输出作为可以直接提供给功率放大器在系统上进行传输的最后输出而产生出来之前，一系列调制器可以被串联因此它们的各信号可以相加起来。这样就简化了用来将经调制的数据进行加和的电路结构、减少了硬线连接和相关电路的数量、降低了成本，并增大了可靠性。如果需要，调制器可以制作在单一的集成电路芯片上。

按照本发明的一个方面，调制器解调器可以以几种工作状态中的一种状态工作，从而输入数据可以自动与调制器的经处理的本地数据加和，或者直接通过下一个处理器传送而不经加和，或者可以废弃掉，从而只有经处理的本地数据传送到下一个处理器上。如果需要，可以响应于检测的数据差错，在工作状态之间进行自动切换。输入数据可以包含例如来自一系列前级调制器的经加和的话音信道数据。

按照本发明的另一个方面，每一调制器处理器在其输出中包括奇偶数据，并具有在与输入一起接收的奇偶数据为不正确时，自动禁止来自加和功能的输入数据的能力。奇偶数据可以用来检验故障，例如可以由如故障传输或硬线断线连接或数据帧差错引起的故障。当检测到输入数据中的奇偶差错并且调制器的加和函数被禁止时，该差错可以向信道元件微处理器发送指示。这样，来自所有前级调制器的输入数据可以被忽略，而可以继续传送来自调制器的经处理的本地数据，而不经加和。

在对本发明的较佳实施例进行了描述以后，读者将会理解本发明的其他特征和优点，这些实施例通过举例描述了本发明的原理。

附图简述

图1是现有技术扩展谱电信网调制系统的框图。

图2是典型CDMA电信系统的示意图。

图3是按照本发明构筑的包括有调制器处理器的蜂窝站调制解调器的框图。

图4是图3所示加法器的框图。

图5是图3所示调制器处理器计时电路的框图。

图6是图3所示调制器处理器的输入寄存器和输出寄存器处数据信号的描述。

图7是按照本发明构筑的同时还包括溢出情况检测器的加法器框图。

较佳实施例的描述

本发明可以在各种数据传输应用场合下实施，在较佳实施例中，本发明应用于图2所示扩展谱多址通信系统中，用于信道和数据传输。在通信系统中，系统控制器和交换机(也称作为移动电话交换局(MTSO))102用于接口和控制功能，使得能够在移动单元104和蜂窝站106之间进行呼叫。MTSO还控制公共电话交换网(PSTN)108和蜂窝站之间呼叫的路由选择，用于来自或通往移动单元的传输。移动单元通常不直接相互通信，而是通过MTSO和PSTN进行通信。至于话音信道数据传输和处理，通信系统按照上述专利中描述的CDMA技术进行工作。

图3描述的是与单个呼叫信道有关的图2所示通信系统的第一蜂窝站调制解调器109。该调制解调器包括一调制器110和一解调器111。调制器110接收例如来自数据块112的本地数据，本地数据可以包含话音数据。调制器在信道元件微处理器114的控制下工作，用产生经解调的话音信道数据的调制块116处理本地话音信道数据。调制器还包括可以从第二调制器124独立接收经调制的数据、将两个经调制的数据流加和以及将加和结果输出到一系统输出功率放大器或者输出到第三调制器126的内部加法器118。第二调制器124接着从另一调制块接收以相似于从调制块109产生的调制数据140。因此，调制器110可以与前面的调制器124以及后续调制器126串联连接。这样，可以通过使调制器110能够直接接收来自另一调制器的数据并产生经加和的包括其自身本地数据的输出而不依赖于某一分开的离散加法器来产生几个独立数据信号的和。从而按照本发明构筑的调制器简化了硬线连接来产生经加和输出，从而增大了系统的可靠性并减小了成本。

图3所示的调制器110可以用集成电路技术来构筑，从而在单个的集成电路芯片上可以构筑至少调制块116和加法器118。其他的调制器124和126可用单芯片实现。并可以通过线路板上的印刷电路线来连接，或者其他调制器可以构筑在相同的具有第一调制器110的集成电路芯片上。不管是在哪一种情况下，与图1所示的离散外部加法器相比，在联线的布局和数量上，来自多个比较器的输出的串接和求和所必要的联线的复杂程度要小得多，从而增加了可靠性并降低了成本。

更具体地说，在较佳实施例中，尽管调制块116只有11位的动态范围并且因此产生11位的数据，但是调制器110的输出是以15位的输出数据的取样大小产生的。附加位提供对许多独立的取样和数据流加和时所需的峰值储备。取样数据以2.5MHz的速率，在I信道和Q信道内产生，从而产生每秒80兆比特的数据流。每一调制器包括4条并联输出线。这些输出线代表二位的I数据和2位的Q数据，并且需要在20MHz下8个时钟周期来表示16位的I取样值和Q取样值。信道元件微处理器114产生用于不同处理元件的控制信号。

图3所示的调制块包括处理来自数据块112的本地数据并将经处理的本地数据提供给数字复用器129以及随后提供给Walsh码处理器130的编码器128。Walsh码处理器还接收来自PN序列处理器块132的数据。PN块产生用于信号扩展的PN-I数据和PN-Q数据。在Walsh码处理器130处理了数据流以后，经处理的数据提供给功率控制块134，加入功率发射控制位以产生经调制的信道数据，并且随后提供给滤波增益块135，以控制信号带宽并设置输出电平。经处理的数据随后提供给内部加法器118。

应当理解的是，第二调制器124以及第三调制器126(如果有的话)包括一个调制块，它类似于具有编码器、数字复用器、Walsh码处理器、PN序列处理器、功率控制块、滤波器和增益块以及如图所示与第一调制器110相连的加法器的块116的方式构成。为简化和便于理解，图3中未示出这些细节。类似地，其他调制器124、126可以接收来自各本地数据块136的数据。对于任何特定的调制器，来自各调制块的数据输出将被称作为本地信道数据，并与从另一调制器接收的输入信道数据区分开。其他的调制器还包括内部加法器137，每一内部加法器具有输入寄存器138和输出寄存器139。

加法器118、137在正常状态下工作，在该状态下，从前一调制器处理器接收的输入数据与本地数据叠加，产生提供到链路中的后一调制器处理器的输出数据，或作为提供到处理器块的最终输出。加法器还有利地在输入数据传送通过的旁路模式下工作，以及在输入被废弃的本地模式下工作。

图4中的方框图更详细地描述了第一加法器118的某些元件。应当理解，图2所示蜂窝站106所复盖的地理范围包括三个区段，每一区段在每一蜂窝站调制解调器中需要一个独立的调制器。图4描述的是与仅用于这些区段中一个区段的信道数据相关的加法器元件。在图4中，信道被任意指定为Alpha信道。为了进行描述，图中任意示出了来自Alpha区段的PN-I数据。由加法器118从调制块116(图3)接收的信道数据接收到来自输入数据总线150(标为“alpha_I[10：0]”)的11位取样内。应当理解，用于调制器110的完整的信道数据元素应当包括Alpha区段PN-Q序列话音信道数据处理。蜂窝站调制解调器109需要用于称为Beta和Gamma的两个其他范围区段及其相关的PN-I和PN-Q数据流的调制器。因此，如图4所示总的6组处理块用于蜂窝站调制解调器中。

加法器118内的处理每次完成两位，奇数位的数据流和偶数位的数据流。加法器处理8位数据对，来代表每一16位数据取样。位对以时间为序，从最小有效位开始，进行到最大的有效位。因此，加法器必须在时间上与输入取样对齐。加法器用称为“半_芯片”的信号和数据并串行转换器150来完成这项工作。半芯片信号是一个以每一新数据取样为起点而走高的脉冲，并用来使加法器电路中的状态初始化。

图5描述的是产生半_芯片信号的计时电路。计时电路包括可以由蜂窝站调制器的所有发送加法器共享的三位计数器154。三位计数器每8个系统时钟周期产生从TC输出管脚的半_芯片信号跃变。所示的SYCHRONIZER输入信号使三位计数器的状态由发送(TX)相位输入转为装载(状态)，并与系统时间同步。三位计数器接收称作TX_PHASE_0、TX_PHASE_1和TX_PHASE_2的三位发送相位选择信号。TX相位输入描述的是特定的蜂窝站调制解调器是处在输入叠加链中的何处(见图3)。如上所述，因为输出线需要8个时钟周期来代表每一取样，所以半芯片信号以八分之一时钟周期速率发生。

如图4所示，在并串行转换器150处接收半_芯片信号，并串行转换器150接收本地数据并一次读出两位。更具体地说，并串行转换器包括一个接收半_芯片信号的多路复用器156和接收在图4中标识为alpha_I的数据流并一次对半_芯片信号将数据流下移两位的相关寄存器158、160、162。多路复用器156和相关的寄存器158采用9位宽的串行总线163对输入数据进行并串行转换，从而产生PN-I偶数据位和奇数据位，奇、偶数据位放置分别在两个输出寄存器160和162处，用于其余的加法器电路。

图3中描述的用于从(芯片外)加法器接收输入数据的加法器输入寄存器120以一对如图4所示的外部输入寄存器164、166形式实现，分别接收标识为“IN_ALPHA_10”和“IN_ALPHA_11”的数据流，这两个数据流表示先前为经调制的PN-I数据的Alpha区段接收在偶位和奇位内。输入寄存器的其他结构是本领域的技术人员所熟知的。图3中所示用来提供输出数据的加法器输出寄存器122以如图4所示一对输出寄存器168、170形式实现。Alpha区段输出数据标识为“TX_A_I0”和“TX_A_I1”，并分别包含偶位和奇位。应当指出，输入“IN”信号和输出“TX”信号具有相同的格式，带有从输入寄存器164、166到输出寄存器168、170的两个时钟延迟，而不管输入数据是旁路的还是经加和的。

输入数据流“IN”和输出数据流“TX”之间的关系如图6所示，该图是将系统时钟信号300标识为CHIPx16的数据计时图。PN-I和PN-Q序列数据在图中示出为一次接收两位，在奇位和偶位之间分开。例如，一个输入信号流302标识为“IN_s_I0”，以表示用于区段“s”信号的偶数PN-I输入位，而另一个输入信号流304标识为“IN_s_Q1”，以表示用于区段“s”信号的奇数PN-Q输入位。在较佳实施例中，例如，蜂窝划分成三个区段，并且蜂窝站区段标记为Alpha、Beta和Gamma。图6示出的是每第8个CHIPx16时钟脉冲，重复着接收数据(例如I0或I3或Q1)等等)的相关数据位位置。即，数据流具有8个CHIPx16时钟周期的周期时间。图6还示出较佳实施例的二时钟延迟。

因此，加法器118在输入寄存器160、162处从处理块116(图3)接收经处理的本地数据，并在外部数据输入寄存器164、166处从另一调制器加法器接收输入数据。两个输入流可以在8个时钟周期上叠加起来，并在两个输出寄存器168、170处提供作为发送输出数据。

如上所述，加法器118可以在三种模式中的一种模式下工作，即，旁路模式、本地模式或正常模式。在旁路模式下，外部、输入数据不与经处理的本地数据叠加。相反，输入数据直接通过加法器，由于加法器的输入寄存器和输出寄存器，只在数据流中出现延迟。在本地模式下，仅从经处理的本地数据输入寄存器160、162接收输出寄存器168、170处的数据。输入数据寄存器164、166处的任何数据不与经处理的本地信道数据叠加在一起。在正常模式下，输出寄存器处的数据作为新调制的信道数据和在输入寄存器处先前经调制的信道数据而形成。标识为“BYPASS_MODE”的信号将调制器110置于旁路模式下，并且当不处在旁路模式下时，标识为“NORMAL_MODE”的信号控制将调制器从本地模式转换成正常模式。

正常工作模式下两个数据流的加和是由二位叠加器172提供的。如图4所示，二位叠加器分别在标记为A0和A1的输入端子处从输入寄存器160、162接收经处理的本地偶位数据流和奇位数据流。叠加器分别在标记为B0和B1的输入端子处从外部输入数据寄存器164、166接收先前经调制的偶数据和奇数据。叠加器还从进位寄存器210接收进位输入位“cin”。偶数据流和奇数据流叠加器输出分别提供在标记为Q0和Q1的输出端子处。叠加器172的进位输出位标记为“cout”。偶和奇叠加器输出分别提供到输出寄存器168、170。

本领域的技术人员将会理解，在上述实施例中，数据位需要两个时钟脉冲，用以数据位通过加法器118传播，但是，正如本领域的技术人员所熟知的那样，在其他的实施例中可以采用其他的传播方式。另外，一个时钟周期用来锁存输入数据，而另一个时钟周期用来锁存输出数据。数据位将放置在输入寄存器160、162、164、166，用于具有第一个时钟脉冲的二位叠加器172，并且随后将放置到具有第二个时钟脉冲的输出寄存器168、170。这描述在图6所示的数据时序图中，图中，出现在一个CHIPx16脉冲处的给定输入数据位(比如IN_s_I0数据流的位I0)好象是两个CHIPx16时钟脉冲以后的输出数据位(比如TX_s_I0数据流的位I0)。

两个数据流之和部分地受包含6位计数器176和一系列逻辑门的奇偶检验块174的控制。执行奇偶时钟功能的其他电路是人们所熟知的，并且可以包括用移位寄存器而不是计数器176的奇偶检验块174。奇偶检验是用与先前经外部调制的数据输入寄存器164、166的输出线连接在一起的“异或”门177来进行的。特别是，6位计数器176对具有良好奇偶性的连续输入信号的数量计数。当由计数器接收半芯片信号时，对奇偶性进行估算。如果6位计数器的计数小于63，则出现在6位计数器TC输出端处的信号为低。图中，该输出信号称为“alpha_I_parity(奇偶性)_ok(良好)”，以表示某一高信号电平表示无奇偶差错。该奇偶性信号提供到信道微处理器114(图3)，并且也提供到AND(与)门178的一个输入端。AND门的另一输入端是一个由“NO(无)_CROSS(交叉)_CHECK(检验)”信号与“alpha_Q_parity_ok”信号的逻辑积接收的信号。

NO_CROSS_CHECK信号是一个从信道元素微处理器114接收的信号，如果不需要进行I和Q信道奇偶数据的交叉检验，则该信号设置为高。alpha_Q_parity_ok信号是对同一区段(Alpha)、Q信道数据流进行处理的6位奇偶计数器(未图示)的奇偶输出信号。因此，Beta信道和Gamma信道区段加法器具有对奇偶性进行交叉检验的能力，所以，每一区段的I信道加法器接收Q信道加法器数据，而Q信道加法器接收I信道加法器数据。NO_CROSS_CHECK信号和alpha_Q_parity_ok信号通过一“或”门180发送，以产生用于“与”门178的逻辑积信号。

因此，如果NO_CROSS_CHECK信号为高(不需要进行交叉检验)，或者如果alpha_Q_parity_ok信号为高(没有反向信道奇偶差错)，那么来自6位计数器176的无奇偶差错条件从奇偶交叉检验“与”门178产生高电平输出。如果二交叉检验信号均为低，这意味着需要进行交叉检验并且反向信道具有奇偶差错，那么不管6位计数器276的输出如何，奇偶交叉检验“与”门178的输出将为低。

在奇偶检验块174中，交叉检验“与”门178的输出接着提供作为通向“或”门180的一个输入端，“或”门的另一个输入端是NO_PARITY_CHECK信号。如果不需要对接收的外部输入数据进行奇偶性检验，则NO_PARITY_CHECK信号变高。因此，如果二门输入均为低，表示NO_PARITY_CHECK信号为低，并且都不需要进行交叉检验，反向信道奇偶性为差或者I信道奇偶性为差，那么“或”门的输出将为低。接着，“或”门180的输出和从信道元件微处理器接收的输出NORMAL_MODE信号施加到正常模式加法控制“与”门182，以控制外部输入数据的加和。

当正常模式加和控制“与”门182的输出为高时，外部输入寄存器164、166的输出通过外部输入“与”门184、186施加到二位叠加器172的B0和B1输入端。当正常模式加和控制“与”门输出为低时，输入到二位叠加器的外部输入数据截断，并禁止加和功能，而将加法器置于本地工作模式。所以，如果奇偶性差错出现在输入外部输入数据流上，加法器会自动启动本地工作模式，并停止将外部输入数据加到输出数据流中。这样，来自调制器加法器的在一连串串接和调制器中向上流动所有数据将被废弃。

因此，应当清楚，如果出现下述情况，则加和功能被禁止，(1)NORMAL_MODE信号为低，或者(2)NO_PARUTY_CHECK信号为低以及或者(a)alpha_I_parity_ok信号为低(奇偶差错)，或者(b)NO_CROSS_CHECK信号为低，并且alpha_Q_parity_ok信号为低(反向信道奇偶性差错)。

还应当注意，6位计数器176一种装置，这种装置如果出现63个连续数据输入周期中没有奇偶差错而检测到一个奇偶差错以后，具有自动恢复二位叠加器172的加和功能。即，在来自接收外部偶、奇数据位并产生奇数奇偶性的输入数据“异或”门177的63个连续脉冲以后，6为计数器的输出变高。所以，在出现63个时钟周期而没有离芯片数据输入奇偶差错以后，6位计数器的输出变高。

旁路模式不直接影响加和运算，但选择用作输出寄存器168、170的数据，作为来自二位叠加器172的Q0和Q1输出端或来自外部输入寄存器164、166的输入。外部输入寄存器输出的选择出现在选择旁路模式的时候，这出现在称作为“BY_MODE”的信号变高的时候。BY_MODE信号在一对输出多路复用器190、192的“0”和“1”组输入线之间进行选择，从输出多路复用器190、192输出寄存器168、170提供TX_ALPHA_I0和TX_ALPHA_I1数据。即，如果BYPASS_MODE信号设置在“0”，则输出多路复用器从二位叠加器172的加和输出端Q0和Q1选择输入数据。如果BYPASS_MODE信号设置在“1”，则输出多路复用器从外部输入数据寄存器164、166选择输入数据，以获得ALPHA_I数据流。当选择旁路模式时，则如上所述，出现在输出寄存器168、170处的数据将是外部输入寄存器164、166处数据经二时钟脉冲延迟的复制。这样，BYPASS_MODE信号选择是否要旁路加法器处理。

旁路模式提供了一种使各加法器复位和旁路的方便的装置。例如，一复位寄存器(未图示)可以被设置成使得当寄存值设置在高电平时，它产生用作BYPASS_MODE信号的高信号。例如，信道元件微处理器114可以控制复位寄存器的复位。例如，如果蜂窝站调制器110的结构使得加法器的加和功能不被使用时，信道元件微处理器可以选择旁路某一加法器。旁路模式特性提供了一种具有相当高可靠性地使加法器旁路的装置，因为必须恰当用于旁路模式使之恰当工作的唯一硬件元件是BYPASS_MODE信号线、外部输入寄存器、输出寄存器和相关的多路复用器。与时序电路152相关的半_芯片信号还提供给加法器的各个其他逻辑元件，以确保寄存器值、数据指数等被恰当地对每一新的数据取样进行初始化。因此，半_芯片信号提供给外部输入奇偶检验“或”门194，从而对每一新的数据取样设置来自奇偶“异或”门177的、保持在寄存器196中的奇偶计数。类似地，半_芯片信号提供给加和输出奇偶产生“或”门198，从而对每一新的数据取样设置来自奇偶“异或”门202的、保持在用于二位叠加器的寄存器200中的奇偶计数。半_芯片信号还提供给多路复用器204，该多路复用器从二位叠加器172的Q1输出或者“异或”门206的输出选择数据，Q1输出是与叠加器的Q0输出和叠加器奇偶寄存器200的输出一起提供的。

最后，在反相以后，半_芯片信号还提供到进位输入“与”门208的输入端。来自二位叠加器172的进位输出信号“cout”是输入“与”门的另一输入端，该“与”门的输出提供到寄存器210，寄存器210接着将其输出提供到二位叠加器的进位输入管脚“cin”。

如果需要，加法器118可以检测二位叠加器172的溢出情况。溢出情况可以表示如故障数据、数据帧差错或断线。图7描述的是在加法器中是如何实施溢出检测的。

图7描述的是二位叠加器172的内部结构可以包括两个一位叠加器402、404，二叠加器分别接收A0、B0偶数据位和A1、B1奇数据位。一位叠加器402、404分别产生Q0和Q1输出位。来自偶叠加器402的进位输出信号cout₀提供到奇叠加器的进位输入输入端cin₁。奇叠加器404的进位输出信号cout₁是二位叠加器172的进位输出信号cout。图7描述的是Q0输出，和偶叠加器的输出信号cout₀提供到“异或”门406。“异或”门输出和半_芯片信号提供到溢出“与”门408，以产生溢出信号。

溢出信号非常类似于alpha_I_parity_ok信号，用来控制加法器的运行，并(与“异或”门177的输出一起)提供给6位计数器176的启动清除管脚。所以，如果溢出信号变高，则加法器自动置于本地模式，并且其输出从串联连接的调制器链路中检测出来。

用于数据流中的11位数据位和一奇偶位、较佳实施例中定义的数据结构留下了4位峰值储备。4位峰值储备表示可以对多达16个经调制的话音信号进行加和，而不必担心加和时的溢出。所以，图1中的调制器结构允许两个调制器的输出与硬线离散加法器和相关的电路连接起来，按照本发明的调制器在必须使用硬线离散加法器连接和相关控制电路之前，允许多达16个调制器连接在一起。连接数量的减少使得系统的空间需求减少，降低了成本并增加了可靠性。

所以，上述调制器处理器包括一集成加法器，该加法器接收本地数据，还接收来自第二调制器的输入数据。调制器可以将二数据流加和，并输出其和。输出数据可以提供给下一个调制器，用作加和，或者可以提供作为一系列调制器对发射功率放大器的最终输出，用于在电信系统上传播。输入数据的奇偶检验使得错误数据可以被忽略，并防止差错的传播。这样，就减少了串联连接调制器所必须的元件和硬线联线的数量，从而使所需空间减小、成本降低，并增加了可靠性。

本发明是按照当前较佳实施例来描述的，从而可以便于理解本发明。但是，还可以有许多蜂窝电话通信调制解调器和系统的结构没有一一描述，但本发明也可以采用这些结构。所以，本发明不应当被视为仅仅限于这些特定的实施例，相反，，应当理解，就总体通信调制解调器而言，本发明具有较宽的应用性。所以，落在后文权利要求范围内的所有的修正、变异或等效结构都应当被视为是在本发明的范围内。

Claims

1.一种用在扩展谱电信系统中在该系统上产生后续传播的信号的装置，其特征在于，它包含：

第一组经处理的数据；

第一调制块，用来响应于第一组输入数据产生第二组经处理的数据；

第一加法器，通过将所述第一组经处理的数据与所述第二组经处理的数据加和，产生第三组经处理的数据；

第二调制块，用来响应于第二组输入数据产生第四组经处理的数据；

第二加法器，通过将所述第三组经加和的输出数据与所述第四组经处理的数据加和，产生第五组经加和的输出数据；

控制器，用来控制所述第一加法器和所述第二加法器；以及

发送器，用来响应于所述第二组经加和的输出数据，产生传播信号。

2.如权利要求1所述的装置，其特征在于，所述扩展谱电信系统包含一码分多址系统，而调制块包括一PN序列处理器和沃尔什芯片处理器。

3.如权利要求1所述的装置，其特征在于，所述第一和所述第二调制块以及所述第一和所述第二加法器在单一的集成电路芯片内实现。

4.如权利要求1所述的装置，其特征在于，所述输入数据包括奇偶数据。

5.如权利要求4所述的装置，其特征在于，所述第一和所述第二加法器包括一奇偶检验块，它将奇偶数据加到本地数据上，并且还包括确定输入数据是否包括奇偶差错的计数器。

6.如权利要求5所述的装置，其特征在于，如果输入数据包括奇偶差错，第一加法器不将输入数据加到所述第一组经处理的本地数据上。

7.如权利要求6所述的装置，其特征在于，如果预定个数的顺序数据输入有奇偶差错，所述第一加法器将输入数据设置为零。

8.如权利要求4所述的装置，其特征在于，所述第一加法器接收使所述加法器在旁路模式、本地模式或正常模式下工作的控制信号，从而在旁路模式下，加法器使输入数据延迟两个时钟脉冲，并随后产生输出数据，在本地模式下，第一加法器不将输入数据加到本地数据上，而在正常模式下，加法器把输入数据加到本地数据上并产生作为输出数据的和。

9.如权利要求8所述的装置，其特征在于，所述第一加法器对输入数据进行奇偶检验，并且如果预定个数的顺序数据输入有奇偶差错时，废弃输入数据。

10.在用于扩展谱电信系统的设备中，一种在该系统上产生后续传播信号的方法，其特征在于，所述方法包括以下步骤：

接收第一组经调制的数据；

响应于第一组输入数据，产生第二组经调制的数据；

用第一加法器，通过将所述第一组经调制的数据与所述第二组经调制的数据加和，产生第三组经调制的数据；

响应于第二组输入数据，产生第四组经调制的数据；

用第二加法器，通过将所述第三组经加和的输出数据与所述第四组经调制的数据加和，产生第五组经加和的输出数据；以及

响应于所述第二组经加和的输出数据，产生传播信号。

11.如权利要求10所述的方法，其特征在于，所述扩展谱电信系统包含一码分多址系统，并该码分多址系统包括PN序列处理器和沃尔什芯片处理器。

12.如权利要求10所述的方法，其特征在于，所述设备在单一的集成电路芯片内实现。

13.如权利要求10所述的方法，其特征在于，所述输入数据包括奇偶数据。

14.如权利要求13所述的方法，其特征在于，所述第一和所述第二加法器都包括一奇偶检验块，所述奇偶检验块对奇偶数据做加法，并且还包括确定输入数据何时包括奇偶差错的计数器。

15.如权利要求14所述的方法，其特征在于，当输入数据包括奇偶差错时，第一加法器不将输入数据加到所述第一组经处理的本地数据上。

16.如权利要求15所述的方法，其特征在于，当预定个数的顺序数据输入有奇偶差错时，所述第一加法器将输入数据设置为零。

17.如权利要求13所述的方法，其特征在于，所述第一加法器接收使该加法器在旁路模式、本地模式或正常模式下工作的控制信号，从而在旁路模式下，该加法器使输入数据延迟两个时钟脉冲，并随后产生输出数据，在本地模式下，第一加法器不将输入数据加到本地数据上，而在正常模式下，该加法器把输入数据加到本地数据上并产生作为输出数据的和。

18.如权利要求17所述的方法，其特征在于，所述第一加法器对输入数据进行奇偶检验，并且当预定个数的顺序数据输入有奇偶差错时，废弃输入数据。