CN109586687A - 数字下变频滤波器、系统、滤波方法、装置及其存储介质 - Google Patents

Abstract

本发明公开了数字下变频滤波器、系统、滤波方法、装置及其存储介质，通过FPGA器件获取来自上位机的滤波器系数，并根据所述的滤波器系数配置其内置的滤波模组，用户需要修改滤波器系数时通过上位机即可进行设置，无需测试人员修改底层代码，无需重新编译程序即可实现FPGA器件滤波系数的多次修改，有效节省了大量重新编译代码和程序的时间，通用性强，并且能较好的保证输出信号降采样及滤波处理。

Description

数字下变频滤波器、系统、滤波方法、装置及其存储介质

技术领域

本发明属于通信领域，特别涉及数字下变频滤波器、系统、滤波方法、装置及其存储介质。

背景技术

数字下变频技术是软件无线电领域的核心技术之一，从工作原理讲，数字下变频与模拟下变频是一样的，就是输入信号与一个本地振荡信号混频，在通过低通滤波器滤除混频过程产生的带外信号，经过数字下变频可以将降低采样率后的基带信号送入DSP中做处理，如此不仅能节省资源，还可以提供系统的稳定性。

现场可编程逻辑器件(FPGA)具有可反复烧写程序的特点，具有较高的灵活性，且大大缩短了开发周期和开发成本，基于这些优点，使得FPGA在软件无线电领域扮演着重要的角色。

传统的数字下变频滤波器是基于FPGA开发平台进行开发设计的，通过FPGA开发平台中设置的滤波器IP核滤除基带外的信号。传统的滤波方式是在ISE工程(IntegratedSoftware Environment，即“集成软件环境”)中直接调用滤波器IP核，并将系数文件作为初始向量烧写入滤波器。这样，如果用户想要根据需求修改系数等滤波器配置参数时，则需要重新打开ISE工程，重复对滤波器IP核进行配置，并需要重新生成比特文件烧写至FPGA中。这不仅需要用户熟悉工程代码，而且每次修改参数都需要花费大量时间重新编译代码和程序，操作复杂。

发明内容

为解决上述问题，本发明的目的在于提供一种能通过上位机远程配置滤波器系数的数字下变频滤波器、滤波方法、装置及其存储介质。

本发明解决其问题所采用的技术方案是：

本发明的第一方面，提供了一种数字下变频滤波器，包括FPGA器件，所述FPGA器件包括：

第一通信接口，用于接收上位机发送的滤波器系数；

参数存储器，用于存储滤波器系数；

第一控制器，分别与所述第一通信接口和所述参数存储器连接，用于将接收到的滤波器系数存储至参数存储器中；

滤波模组，用于接收混频信号并对所述混频信号滤波后输出基带信号；

参数处理器，分别与参数存储器和所述滤波模组连接，所述参数处理器从参数存储器中读取滤波器系数并对滤波模组进行配置。

本发明的第一方面中，所述FPGA器件中的第一控制器通过第一通信接口获取由上位机发送的滤波器系数，并将所述的滤波器系数存储在参数存储器中，参数处理器获取参数存储器中的滤波器系数对滤波模组进行配置，由于滤波模组是由滤波参数进行配置的，而滤波参数由上位机通过第一通信接口发送到FPGA器件中，因此用户需要修改滤波器系数时通过上位机即可进行设置，无需重复将系数文件烧写入滤波器。

具体地，所述滤波模组包括由多组滤波模块级联组成的滤波通道，所述参数存储器中存储有与所述多组滤波模块对应的滤波器系数；

所述参数处理器包括：

读写选择模块，与参数存储器连接，用于选择参数存储器中与所述滤波模块对应的滤波器系数；

系数重载模块，分别与参数存储器和滤波模组连接，用于根据读写选择模块所选取的滤波器系数配置对应的滤波模块。

具体地，所述的滤波模块为CIC滤波器和/或HB滤波器和/或FIR滤波器，所述滤波通道由所述CIC滤波器、HB滤波器或FIR滤波器的一种或多种级联而成。

优选地，所述滤波通道由至少一个CIC滤波器、至少一个HB滤波器和至少一个FIR滤波器级联而成。

进一步，所述参数处理器还包括与滤波模组连接的滤波器组合选择模块，所述滤波器组合选择模块用于选择滤波通道中滤波模块的组合。

进一步，还包括：

系统控制器，所述系统控制器内置有寄存器，所述系统控制器通过AXI总线与第一控制器连接，第一控制器向系统控制器发送所述的滤波器系数，系统控制器将所述第一控制器获取的滤波器系数写入到内置的寄存器中；

参数控制器，分别与所述的系统控制器和参数存储器连接，用于将系统控制器的寄存器中存储的滤波器系数写入至参数存储器。

所述参数控制器与系数重载模块连接，参数控制器将所述滤波器系数写入至参数存储器后，通知所述参数处理器对滤波模组进行配置。

具体地，所述参数控制器与系数重载模块连接，参数控制器将所述滤波器系数写入至参数存储器后，通知所述的系数重载模块分别对滤波模组内的滤波模块进行配置。

具体地，所述参数存储器包括FLASH存储器和/或RAM存储器。

进一步，还包括，第二通信接口，用于接收数字中频信号；

混频模块，与所述第二通信接口连接，用于对数字中频信号进行混频后输出混频信号至滤波模组。

进一步，所述混频模块产生本地载波与所述的数字中频信号相乘生成混频信号，所述本地载波的频率由第一控制器配置。

优选地，所述第二通信接口和混频模块内置于所述的FPGA器件中。

进一步，还包括：

模数转换器，用于接收模拟信号，并将所述模拟信号转换为数字中频信号，所述模数转换器的输出端与第二通信接口连接。

进一步，还包括：

第一FIFO存储器，所述模数转换器的输出端通过所述的第一FIFO存储器与第二通信接口连接。

优选地，所述第一控制器用于通过第一通信接口与上位机建立双向通信，接收来自上位机的滤波器系数的数据后，对滤波器系数的数据进行校验并通过第一通信接口向上位机发送回读数据。

本发明的第二方面，提供了一种数字下变频滤波系统，包括本发明第一方面任一所述技术方案的数字下变频滤波器的还包括上位机，所述上位机与FPGA器件的第一通信接口连接，用于向数字下变频滤波器发送滤波器系数。

本发明的第三方面，提供了一种数字下变频滤波方法，包括以下步骤：

FPGA器件获取来自上位机的滤波器系数；

FPGA器件根据所述的滤波器系数配置其内置的滤波模组。

基于所述滤波器系数配置的滤波模组即可进行滤波的操作。

进一步，所述FPGA器件获取来自上位机的滤波器系数具体包括：

FPGA器件获取来自上位机的滤波器系数；

FPGA器件将所述滤波器系数存储于参数存储器中；

所述FPGA器件根据所述的滤波器系数配置其内置的滤波模组具体包括：

FPGA器件获取存储于参数存储器中所述的滤波器系数；

FPGA器件根据所述的滤波器系数对其内置的滤波模组进行配置。

进一步，所述滤波器模组包括由多组滤波模块级联组成的滤波通道，所述FPGA器件接收多组与所述滤波模块对应的滤波器系数，并将所述的多组滤波器系数存储于参数存储器中；

FPGA器件从参数存储器中获取所述的多组滤波器系数，并配置与所述滤波器系数对应的滤波模块。

进一步，所述FPGA器件从参数存储器中获取所述的多组滤波器系数，并配置与所述滤波器系数对应的滤波模块具体包括：

FPGA器件选取多个滤波模块级联组成滤波通道；

FPGA器件从参数存储器中获取与所选取滤波模块对应的滤波器系数；

FPGA器件根据所述的滤波器系数一一配置对应的滤波模块。

进一步，所述的滤波模块为CIC滤波器和/或HB滤波器和/或FIR滤波器，所述滤波通道由所述CIC滤波器、HB滤波器或FIR滤波器的一种或多种级联而成。

优选地，还包括以下步骤：

接收数字中频信号，对其进行混频后生成混频信号；

滤波模组对所述的混频信号进行滤波后输出基带信号。

进一步，所述接收数字中频信号，对其进行混频后生成混频信号包括：

配置本地载波频率；

获取数字中频信号；

将本地载波与数字中频信号相乘生成混频信号。

进一步，还包括以下步骤：

获取模拟信号，通过数模转换器将所述的模拟信号转换为数字中频信号。

其中所述FPGA器件设置有第一通信接口，所述FPGA器件通过所述的第一通信接口与上位机进行通信连接。

进一步，还包括以下步骤：

FPGA器件与上位机建立通信连接；

FPGA器件获取来自上位机的滤波器系数后，向上位机发送回读数据。

本发明的第四方面，提供了一种数字下变频滤波装置，包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本发明第三方面所述的数字下变频滤波方法。

本发明的第五方面，提供了一种计算机可读的存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行本发明第三方面所述的数字下变频滤波方法。

上述技术方案中的一个技术方案具有如下优点或有益效果：

本发明上述技术方案中采用的数字下变频滤波器、数字下变频滤波器系统，其中FPGA器件中的第一控制器通过第一通信接口获取由上位机发送的滤波器系数，并将所述的滤波器系数存储在参数存储器中，参数处理器获取参数存储器中的滤波器系数对滤波模组进行配置，由于滤波模组是由滤波参数进行配置的，而滤波参数由上位机通过第一通信接口发送到FPGA器件中，因此用户需要修改滤波器系数时通过上位机即可进行设置，无需测试人员修改底层代码，无需重复编译程序即可实现FPGA器件滤波系数的多次修改，有效节省了大量重新编译代码和程序的时间，通用性强，并且能较好的保证输出信号降采样及滤波处理。

本发明上述技术方案中采用的数字下变频滤波方法、装置及其存储介质，所述FPGA器件获取来自上位机的滤波器系数，并根据所述的滤波器系数配置其内置的滤波模组，用户需要修改滤波器系数时通过上位机即可进行设置，无需测试人员修改底层代码，无需重复编译程序即可实现FPGA器件滤波系数的多次修改，有效节省了大量重新编译代码和程序的时间，通用性强，并且能较好的保证输出信号降采样及滤波处理。

附图说明

下面结合附图和实例对本发明作进一步说明。

图1是发明人已知的数字下变频基本原理结构图；

图2是本发明一个实施例所提供的数字下变频滤波器的系统架构图；

图3是本发明一个实施例中滤波通道的详细结构图；

图4是本发明一个实施例所提供的滤波器参数存储的系统原理框图；

图5是本发明一个实施例所提供的滤波器模块配置的系统原理框图；

图6是本发明一个实施例所提供的数字下变频滤波方法的流程图；

图7是本发明一个实施例所提供的数字下变频装置的结构示意图；

图8是本发明另一个实施例所提供的数字下变频滤波方法的流程图。

具体实施方式

参照图1所示，发明人已知的数字下变频基本原理结构图，模拟中频信号经过采样后，需将所得到数字中频信号搬移至基带(又称频谱搬移)，这一搬移过程就是所谓的数字下变频技术。参照图1所示，数字中频信号和数字振荡控制器NCO产生的载波信号正交混频后完成目标信号的频谱搬移至基带，然后根据基带带宽和采样率的关系作出适当抽取滤波，从而降低采样率。

因此，数字下变频部分所要完成的任务，一方面是将所需窄带信号提取出来，将其搬移至基带；另一方面，对于分离后的窄带信号进行滤波处理，可以大大降低采样率，这也就意味着可以大大降低数据量，以减轻基带处理部分对DSP的计算速度的要求和对后续数据实时传输的要求。

现有的下变频滤波装置，一种方式是采用专门的滤波装置，但对具体滤波装置的选择需要投入大量的研发和测试，其灵活性低、开发成本高。而现场可编程逻辑器件(即FPGA器件)，具有可反复烧写程序的特点，具有较高的灵活性，能大大缩短开发周期和开发成本。而目前的FPGA器件是通过ISE工程调用预设的滤波器IP核实现滤波的，调整参数时均需要对整个代码文件重新进行编译和烧写，每次修改参数都需要花费大量时间重新编译代码和程序，操作复杂。

参照图2所示，本发明实施例提供的一种数字下变频滤波器，应用FPGA器件构建滤波器，包括所述的FPGA器件，其中FPGA器件包括：

第一通信接口，用于接收上位机发送的滤波器系数；

参数存储器，用于存储滤波器系数；

第一控制器，分别与所述第一通信接口和所述参数存储器连接，用于将接收到的滤波器系数存储至参数存储器中；

滤波模组，用于接收混频信号并对所述混频信号滤波后输出基带信号；

参数处理器，分别与参数存储器和所述滤波模组连接，所述参数处理器从参数存储器中读取滤波器系数并对滤波模组进行配置。

由于所述FPGA器件中的第一控制器通过第一通信接口获取由上位机发送的滤波器系数，并将所述的滤波器系数存储在参数存储器中，参数处理器获取参数存储器中的滤波器系数对滤波模组进行配置，由于滤波模组是由滤波参数进行配置的，而滤波参数由上位机通过第一通信接口发送到FPGA器件中，因此用户需要修改FPGA器件滤波器系数时通过上位机即可进行设置，无需测试人员修改底层代码，无需重新编译程序即可实现FPGA器件滤波系数的多次修改，有效节省了大量重新编译代码和程序的时间。

参照图2所示，还包括：

第二通信接口，用于接收数字中频信号；

混频模块，与所述第二通信接口连接，用于对数字中频信号进行混频后输出混频信号至滤波模组。

具体地，所述混频模块产生本地载波与所述的数字中频信号相乘生成混频信号，其中所述本地载波的频率由第一控制器配置。所述混频信号经过所述的滤波模组过滤多余的信号后输出。

本发明数字下变频滤波器的一种实施例中，所述述滤波模组包括一组的滤波模块，所述参数存储器中存储有与所述滤波模块对应的滤波器系数，以对数字中频信号中特定的多余信号进行过滤。更多的情况下，本发明数字下变频滤波器的另一实施例中，为了能更好地对数字中频信号中的多余信号进行过滤，所述滤波模组包括由多组滤波模块级联组成的滤波通道，所述参数存储器中存储有与所述多组滤波模块对应的滤波器系数。上述两种实施方式中，参数处理器均通过访问参数存储器中的滤波器系数，并对所述滤波器系数所对应的滤波模块进行配置。

由上述可知，FPGA器件中滤波模组的滤波系数由存储于参数存储器中的滤波器系数所决定，而所述的滤波器系数由上位机发送至FPGA器件中，参数处理器通过读取参数存储器中的滤波器系数对各个滤波模块进行配置。

参照图1所示，所述参数处理器包括：

读写选择模块，与参数存储器连接，用于选择参数存储器中与所述滤波模块对应的滤波器系数；

系数重载模块，分别与参数存储器和滤波模组连接，用于根据读写选择模块所选取的滤波器系数配置对应的滤波模块。

工作时，由读写选择模块在参数存储器中选择当前滤波模块对应的参数存储区块，所述参数存储区块中存储有对应的滤波器系数，然后所述系数重载模块读取所选择参数存储区块中的滤波器系数，并对所述的滤波模块进行配置。

另外，当滤波通道由多个滤波模块级联组成时，所述参数处理器还包括与滤波模组连接的滤波器组合选择模块，滤波器组合选择模块用于选择滤波通道中滤波模块的组合，例如选择需要选用哪些滤波模块组成联级的滤波通道。这样在FPGA器件中，就可以根据需要方便调整参与滤波的滤波模块，配合通过上位机调节参数，灵活性更好，十分方便地进行开发和调试。

所述的滤波模块可以选用CIC滤波器和/或HB滤波器和/或FIR滤波器，即可以选用CIC滤波器、HB滤波器、FIR滤波器中的任意类型作为滤波模块，也可以根据需要选择上述不同的类型的滤波模块进行组合，例如同时选用CIC滤波器、HB滤波器、FIR滤波器，或仅选用其中的一种或两种类型的滤波模块及该类型滤波模块的数量进行组合，例如选用3个CIC滤波器、2个HB滤波器、1个FIR滤波器组合成滤波通道，也可以选用3个CIC滤波器、3个HB滤波器、3个FIR滤波器，组合的选择可以根据用户的需求进行设置，在此不再详细对可能的组合进行展开描述。

优选地，所述滤波通道由至少一个CIC滤波器、至少一个HB滤波器和至少一个FIR滤波器级联而成。

参照图3所示，本发明数字下变频滤波器的一种具体的实施方式，所述滤波通道由3个CIC滤波器、3个HB滤波器、3个FIR滤波器，其中3个CIC滤波器的的滤波器系数为固定的系数，3个HB滤波器、3个FIR滤波器的滤波器系数为可调的系数，如图2所示，参数存储器中需要存储3组HB滤波器和3组FIR滤波器系数共6组数据。

具体地，上述实施例中，所述参数存储器可以采用FLASH存储器和/或RAM存储器对滤波器系数进行存储，两种存储器的区别在于RAM存储器在FPGA掉电时数据会丢失，这样下次启用时需要通过上位机重新配置参数；而FLASH存储器掉电时数据不会丢失，下次启用FPGA器件时无需重新设置参数，只有在需要修改参数时，才使用上位机进行设置，由于RAM存储器具有速度快的特点，因此，第一控制器可以将所述的滤波器系数同时存储在FLASH存储器和RAM存储器中，或存储在FLASH存储器中再读取至RAM存储器中。当FPGA启动时，检测到RAM存储器中没有滤波器系数或上位机没有发送滤波器系数时，从FLASH存储器中读取滤波器系数至RAM存储器中。当上位机发送新的滤波器系数时，这覆盖上次发送的滤波器系数。

本发明数字下变频滤波器的实施例中第一控制器采用AXI总线发送滤波器系数，但AXI总线不能直接与参数存储器通信，因此，参照图2、图4所示，FPGA器件还包括：

系统控制器，所述系统控制器内置有寄存器，所述系统控制器通过AXI总线与第一控制器连接，第一控制器向系统控制器发送所述的滤波器系数，系统控制器将所述第一控制器获取的滤波器系数写入到内置的寄存器中；

参数控制器，分别与所述的系统控制器和参数存储器连接，用于将系统控制器的寄存器中存储的滤波器系数写入至参数存储器。

所述参数控制器与系数重载模块连接，参数控制器将所述滤波器系数写入至参数存储器后，通知所述参数处理器对滤波模组进行配置。

具体地，所述参数控制器与系数重载模块连接，参数控制器将所述滤波器系数写入至参数存储器后，通知所述的系数重载模块分别对滤波模组内的滤波模块进行配置。

参照图2所示，所述第一控制器用于通过第一通信接口与上位机建立双向通信，接收来自上位机的滤波器系数的数据后，对滤波器系数的数据进行校验并通过第一通信接口向上位机发送回读数据。

具体地，第一控制器与上位机通过UDP协议建立双向通信，第一控制器对接收到的数据进行校验并向上位机发送回包，以供用户校验回读的参数是否正确。

上述本发明数字下变频滤波器实施例描述了如何设置滤波模组的参数，以下对滤波模组的信号处理过程进一步描述，参照图2所示，所述的FPGA器件还包括：

第二通信接口，用于接收数字中频信号；

混频模块，与所述第二通信接口连接，用于对数字中频信号进行混频后输出混频信号至滤波模组。

所述混频模块产生本地载波与所述的数字中频信号相乘生成混频信号，所述本地载波的频率由第一控制器配置。

所述第一控制器对混频模块的本地载波频率进行控制，从而可以对来自第二通信接口的数字中频信号进行可控的频谱搬移，将数字中频信号通过与产生本地载波相乘完成目标信号的频谱搬移至基带。

优选地，第二通信接口接收到的数字中频信号还首先存储在第一FIFO存储器后再进行输出，这样可以消除ADC和FPGA时钟相位差，完成数据跨时钟域操作。

同样的原理，所述FPGA器件中还包括第二FIFO存储器，经滤波模组滤波输出的信号通过第二FIFO存储器中存储后再进行输出。

参照图2所示，还包括：

模数转换器，用于接收模拟信号，并将所述模拟信号转换为数字中频信号，所述模数转换器的输出端与第二通信接口连接。通过模数转换器将接收到的模拟信号转换为数字中频信号，便于后续的频谱搬移和滤波处理。

在本实施例中，所述的第一控制器为FPGA器件中的Microblaze软核，通过ISE工程调用FPGA器件中的滤波器IP核作为滤波模块级联组成所述的滤波模组，滤波模组和滤波系数重载设计，算法模型搭建环境选用系统建模工具System Generator for DSP。另外所述混频模块的本地载波频率的控制字由Microblaze软核配置，参照图4所示，具体的配置过程如下：

参照图5所示，所述滤波模块包括系数加载周期端口COEF＿LD、加载系数有效标志端口COEF＿WE和滤波器系数输入端口COEF＿DIN。所述系数重载模块包括复位输入端口RST，系数周期输出端口LD、系数有效标志输出端口WE、地址输出端口ADDRB和系数长度输入端口COEF＿LENGTH。所述读写选择模块包括地址输入端口ADDRB和滤波器系数输出端口B，其中系数重载模块的LD、WE端口分别与滤波模块的COEF＿LD、COEF＿WE连接，系数重载模块的ADDRB输出端口与读写选择模块的ADDRB输入端口连接，读写选择模块的滤波器系数输出端口B与滤波器模块的滤波器系数输入端口COEF＿DIN连接。

当滤波器系数写入参数存储器中完成后，参数控制器传出一个下降沿标志，连接到系数重载模块的复位端口上RST。下降沿传入系数重载模块后，系数重载模块的ld端口输出开始信号至滤波模块，系数重载模块的WE端口输出系数有效信号至滤波模块，另外系数重载模块通过ADDRB输出端口向读写选择模块发送与当前滤波模块对应的滤波器系数存储地址，读写选择模块根据所述的存储地址读取RAM存储器中的滤波器系数，向滤波模块的COEF＿DIN端口发送滤波器系数，从而完成滤波模块的配置。

参照图2－图5所示，根据上述记载的技术方案，本发明实施例提供的一种数字下变频滤波器的具体工作过程如下：

用户通过上位机界面配置滤波器系数，用户通过在上位机上输入服务器的IP地址和端口号，加载系数文件并输入滤波器系数，即可通过UDP网络协议将配置好的滤波器系数发送至FPGA器件的第一通信接口，FPGA器件中的Microblaze软核通过AXI总线将滤波器系数发送至系统控制器中的寄存器中，并由参数控制器将所述系统控制器的寄存器中的滤波器系数存储至RAM存储器和/或FLASH存储器中，在本实施例中，在RAM存储器中存储有6组的滤波器系数，分别对应3组HB滤波器和3组FIR滤波器。

FPGA器件通过系统建模工具建立滤波器模组，配合滤波器组合选择模块配调用滤波器IP核生成联级的滤波通道，包括3组CIC滤波器、3组HB滤波器和3组FIR滤波器。

参数控制器将所述的滤波器系数写入RAM存储器中后，向系数重载模块发送下降沿标志，系数重载模块向对应的滤波模块发送开始信号和系数有效信号，另外系数重载模块向读写选择模块发送波器系数存储地址，RAM存储器根据所述的地址信号向相应的滤波模块发送滤波器系数，滤波模组配置完成。

数模转换器将接收到的模拟信号转换为数字中频信号，所述数字中频信号通过第二通信接口进入FPGA器件，所述的数字中频信号首先通过第一FIFO存储器存储后输出，混频模块在第一控制器的控制下生成一个指定频率的本地载波信号，混频模块将所述的数字中频信号和本地载波信号相乘后生成混频信号输出至滤波模组。

滤波模组对所述的混频信号进行滤波处理，其中依次通过三组CIC滤波器、三组HB滤波器和三组FIR滤波器对多余的信号进行滤波处理，经过滤波后的数据通过第二FIFO存储器存储后输出。

参照图2所示，本发明实施例提供了一种数字下变频滤波系统包括上述实施例中任一技术方案中的数字下变频滤波器，还包括上位机，所述上位机与FPGA器件的第一通信接口连接，用于向数字下变频滤波器发送滤波器系数。

其中上位机中安装有用于配置滤波器系数的上位机软件及其配置操作界面，用户通过所述的配置操作界面设置滤波器系数，并通过UDP协议与FPGA器件中的Microblaze软核进行通信，并接收来自FPGA器件中Microblaze软核发送的回读数据，用户通过所述的回读数据确认参数配置是否正确，也可以通过上位机将所述的回读数据打印供用户进行核对。

其中上位机的配置操作界面采用QT界面设计软件编写而成。

参照图6所示，本发明实施例提供的一种数字下变频滤波方法，包括以下步骤：

步骤S11、FPGA器件获取来自上位机的滤波器系数；

步骤S12、FPGA器件根据所述的滤波器系数配置其内置的滤波模组。

基于所述滤波器系数配置的滤波模组即可进行对频谱搬移后的混频信号进行滤波的操作。由于滤波器系数是用户通过上位机配置后发送至FPGA器件的，因此无需测试人员修改底层代码，无需重新编译程序即可实现FPGA器件滤波系数的多次修改，有效节省了大量重新编译代码和程序的时间。

所述步骤S11进一步包括：

步骤S111、FPGA器件获取来自上位机的滤波器系数；

步骤S112、FPGA器件将所述滤波器系数存储于参数存储器中。

所述步骤S12进一步包括：

步骤S121、FPGA器件获取存储于参数存储器中所述的滤波器系数；

步骤S122、FPGA器件根据所述的滤波器系数对其内置的滤波模组进行配置。

其中步骤S111中，具体地，由FPGA器件中的第一控制器接收来自上位机的滤波器系数。

步骤S112中，第一控制器并通过AXI总线发送到系统控制器内的存储器中，并通过参数控制器获取所述的滤波器系数并将其写入到参数存储器中。本实施例中的第一控制器为FPGA器件中的Microblaze软核。

进一步作为上述方法的一种实施方式，所述滤波器模组包括由多组滤波模块级联组成的滤波通道，所述FPGA器件接收多组与所述滤波模块对应的滤波器系数，并将所述的多组滤波器系数存储于参数存储器中。

具体地，步骤S122中，FPGA器件从参数存储器中获取所述的多组滤波器系数，并配置与所述滤波器系数对应的滤波模块。

具体地，上述步骤S122还包括：

步骤S1221、FPGA器件选取多个滤波模块级联组成滤波通道；

步骤S1222、FPGA器件从参数存储器中获取与所选取滤波模块对应的滤波器系数；

步骤S1223、FPGA器件根据所述的滤波器系数一一配置对应的滤波模块。

具体地，当所述参数控制器将所述的滤波器系数写入到参数存储器中时，通知系数重载模块，系数重载模块向滤波模块发送开始信号和系数有效信号，向读写选择模块发送当前滤波器系数对应的存储地址，读写选择模块读取对应的地址的滤波器系数发送至滤波模块，完成对滤波模块的配置。

其中，所述的滤波模块可以选用CIC滤波器和/或HB滤波器和/或FIR滤波器，即可以选用CIC滤波器、HB滤波器、FIR滤波器中的任意类型作为滤波模块，也可以根据需要选择上述不同的类型的滤波模块进行组合。

进一步，还包括以下步骤：

步骤S14、接收数字中频信号，对其进行混频后生成混频信号；

步骤S15、滤波模组对所述的混频信号进行滤波后输出基带信号。

其中所述步骤S14还包括：

S141、配置本地载波频率；

S142、获取数字中频信号；

S143、将本地载波与数字中频信号相乘生成混频信号。

其中步骤S141中，所述的本地载波频率由FPGA器件中的第一控制器进行配置。步骤142中由FPGA器件中的第二通信接口获取所述的数字中频信号，所述数字中频信号经过第一FIFO存储器输出到混频模块中，中混频模块对本地载波信号和数字中频信号相乘生成混频信号。

进一步，还包括以下步骤：

步骤S13、获取模拟信号，通过数模转换器将所述的模拟信号转换为数字中频信号。

具体地，通过模数转换器接收模拟信号，并将所述模拟信号转换为数字中频信号，所述模数转换器的输出端与第二通信接口连接。通过模数转换器将接收到的模拟信号转换为数字中频信号，便于后续的频谱搬移和滤波处理。

进一步，还包括以下步骤：

步骤S101、FPGA器件与上位机建立通信连接；

步骤S102、FPGA器件获取来自上位机的滤波器系数后，向上位机发送回读数据。

具体地，第一控制器与上位机通过UDP协议建立双向通信，第一控制器对接收到的数据进行校验并向上位机发送回包，以供用户校验回读的参数是否正确。

参照图8所示，本发明实施例提供的一种数字下变频滤波方法，包括以下步骤：

步骤S201、FPGA器件中的Microblaze软核通过第一通信接口与上位机建立通信连接。

步骤S202、Microblaze软核通过UDP网络协议获取来自上位机的滤波器系数，Microblaze软核对滤波器系数所在的数据包进行校验，并将回读数据通过第一通信接口发送回上位机。

步骤S203、FPGA器件中的Microblaze软核通过AXI总线将滤波器系数发送至系统控制器中的寄存器中，并由参数控制器将所述系统控制器的寄存器中的滤波器系数存储至RAM存储器和/或FLASH存储器中。

其中所述的滤波器系数有多组，对应滤波通道中的滤波模块的数量。在本实施例中，在RAM存储器中存储有6组的滤波器系数，分别对应3组HB滤波器和3组FIR滤波器。

优选地，Microblaze软核接收到的滤波器系数同时发送到RAM存储器和FLASH存储器中，当FPGA器件上电后，从FLASH存储器读取相关的滤波器系数存储至RAM存储器中。若上位机发送了新的滤波器系数，则覆盖RAM存储器和FLASH存储器中原有的滤波器系数。

步骤S204、FPGA器件通过系统建模工具建立滤波器模组，配合滤波器组合选择模块配调用滤波器IP核生成联级的滤波通道。

本实施例中，包括3组CIC滤波器、3组HB滤波器和3组FIR滤波器。

步骤S205、系数重载模块向对应的滤波模块发送开始信号和系数有效信号，另外系数重载模块向读写选择模块发送波器系数存储地址，RAM存储器根据所述的地址信号向相应的滤波模块发送滤波器系数，滤波模组配置完成。

步骤S206、数模转换器将接收到的模拟信号转换为数字中频信号，所述数字中频信号通过第二通信接口进入FPGA器件，所述的数字中频信号首先通过第一FIFO存储器存储后输出。

步骤S207、混频模块在第一控制器的控制下生成一个指定频率的本地载波信号，混频模块将所述的数字中频信号和本地载波信号相乘后生成混频信号输出至滤波模组。

步骤S208、滤波模组对所述的混频信号进行滤波处理，其中依次通过三组CIC滤波器、三组HB滤波器和三组FIR滤波器对多余的信号进行滤波处理，经过滤波后的数据通过第二FIFO存储器存储后输出。

参照图7所示，本发明实施例提供的一种数字下变频滤波装置，包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行上述的数字下变频滤波方法。

存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态性计算机可执行程序以及模块，如本发明实施例中的虚拟影像控制方法对应的程序指令/模块。处理器通过运行存储在存储器中的非暂态软件程序、指令以及模块，从而执行立体成像处理装置的各种功能应用以及数据处理，即实现上述任一方法实施例的虚拟影像控制方法。

存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据立体成像处理装置的使用所创建的数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该立体投影装置。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

所述一个或者多个模块存储在所述存储器中，当被所述一个或者多个处理器执行时，执行上述任意方法实施例中的数字下变频滤波方法，例如，执行以上描述的图6中的方法步骤S11至S15，图8中的方法步骤S201至S208。

一种计算机可读的存储介质，所述计算机可读的存储介质存储有计算机可执行指令，该计算机可执行指令被一个或多个处理器执行，例如，被图7中的一个处理器执行，可使得上述一个或多个处理器执行上述任意方法实施例中的数字下变频滤波方法，例如，执行以上描述的图6中的方法步骤S11至S15，图8中的方法步骤S201至S208。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

通过以上的实施方式的描述，本领域普通技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read－Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。

Claims (11)

1.一种数字下变频滤波器，其特征在于，包括FPGA器件，所述FPGA器件包括：

第一通信接口，用于接收上位机发送的滤波器系数；

参数存储器，用于存储滤波器系数；

第一控制器，分别与所述第一通信接口和所述参数存储器连接，用于将接收到的滤波器系数存储至参数存储器中；

滤波模组，用于接收混频信号并对所述混频信号滤波后输出基带信号；

参数处理器，分别与参数存储器和所述滤波模组连接，所述参数处理器从参数存储器中读取滤波器系数并对滤波模组进行配置。

2.根据权利要求1所述的一种数字下变频滤波器，其特征在于，所述滤波模组包括由多组滤波模块级联组成的滤波通道，所述参数存储器中存储有与所述多组滤波模块对应的滤波器系数；

所述参数处理器包括：

读写选择模块，与参数存储器连接，用于选择参数存储器中与所述滤波模块对应的滤波器系数；

系数重载模块，分别与参数存储器和滤波模组连接，用于根据读写选择模块所选取的滤波器系数配置对应的滤波模块。

3.根据权利要求2所述的一种数字下变频滤波器，其特征在于，所述的滤波模块为CIC滤波器和/或HB滤波器和/或FIR滤波器，所述滤波通道由所述CIC滤波器、HB滤波器或FIR滤波器的一种或多种级联而成。

4.根据权利要求1－3任一所述的一种数字下变频滤波器，其特征在于，所述参数存储器包括FLASH存储器和/或RAM存储器。

5.一种数字下变频滤波系统，其特征在于，包括权利要求1－4任一所述的数字下变频滤波器，还包括上位机，所述上位机与FPGA器件的第一通信接口连接，用于向数字下变频滤波器发送滤波器系数。

6.一种数字下变频滤波方法，其特征在于，包括以下步骤：

FPGA器件获取来自上位机的滤波器系数；

FPGA器件根据所述的滤波器系数配置其内置的滤波模组。

7.根据权利要求6所述的一种数字下变频滤波方法，其特征在于，所述FPGA器件获取来自上位机的滤波器系数具体包括：

FPGA器件获取来自上位机的滤波器系数；

FPGA器件将所述滤波器系数存储于参数存储器中；

所述FPGA器件根据所述的滤波器系数配置其内置的滤波模组具体包括：

FPGA器件获取存储于参数存储器中所述的滤波器系数；

FPGA器件根据所述的滤波器系数对其内置的滤波模组进行配置。

8.根据权利要求7所述的一种数字下变频滤波方法，其特征在于，所述滤波器模组包括由多组滤波模块级联组成的滤波通道，所述FPGA器件接收多组与所述滤波模块对应的滤波器系数，并将所述的多组滤波器系数存储于参数存储器中；

FPGA器件从参数存储器中获取所述的多组滤波器系数，并配置与所述滤波器系数对应的滤波模块。

9.根据权利要求8所述的一种数字下变频滤波方法，其特征在于，所述FPGA器件从参数存储器中获取所述的多组滤波器系数，并配置与所述滤波器系数对应的滤波模块具体包括：

FPGA器件选取多个滤波模块级联组成滤波通道；

FPGA器件从参数存储器中获取与所选取滤波模块对应的滤波器系数；

FPGA器件根据所述的滤波器系数一一配置对应的滤波模块。

10.一种数字下变频滤波装置，其特征在于，包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求6－9任一项所述的方法。

11.一种计算机可读的存储介质，其特征在于，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如权利要求6－9任一项所述的方法。