CN109583150B - 用于寄生参数提取的添加的版图单元及寄生参数提取方法 - Google Patents

Abstract

提供了用于提取标准单元的寄生参数的添加的版图单元和方法，其中添加的版图单元被设置于待提取标准单元周围用于模拟待提取标准单元的周围布线环境，添加的版图单元包括：上部，与待提取标准单元的上侧相连接；下部，与待提取标准单元的下侧相连接；左部，与待提取标准单元的左侧相连接；和右部，与待提取标准单元的右侧相连接，其中上部、下部、左部、右部均为矩形，且上部或下部的长度等于左部长度、右部长度及待提取标准单元长度之和；上部、下部、左部、右部的高度均相同且均为待提取标准单元的高度；待提取标准单元的左侧和右侧到添加的版图单元的N型阱区的距离均大于或等于第一预定距离，且N型阱区的高度与待提取标准单元的高度相同。

Description

用于寄生参数提取的添加的版图单元及寄生参数提取方法

技术领域

本发明涉及版图处理领域，更具体地涉及用于标准单元寄生参数提取的添加的版图单元及利用添加的版图单元的寄生参数提取方法。

背景技术

随着集成电路工艺技术的迅速发展，系统级芯片的规模越来越大，设计越来越复杂,高性能的标准单元库对设计出高速稳定的电路性能起了决定性作用。标准单元库在完成版图设计后的时序分析是大规模集成电路设计中非常重要的环节，它能验证设计在时序上的正确性，并决定设计是否能够在要求的工作频率下运行。而依据标准单元库提取的寄生参数是时序分析的基础。通常的方法是，在标准单元库版图完成之后，利用EDA(Electronic Design Automation)工具对寄生参数进行提取。

发明内容

本发明提出了一种新的提取标准单元寄生参数的方法，通过模拟标准单元的周围环境，从而提取更接近真实应用的寄生参数。本发明在一般的标准单元设计流程中的版图设计之后，在待提取的标准单元的周围增加了添加版图环境单元的流程，然后再提取寄生参数，特征化标准单元，提供给后端综合使用。

根据本发明的一方面，用于标准单元寄生参数提取的添加的版图单元包括：上部，该上部与待提取标准单元的上侧相连接；下部，该下部与待提取标准单元的下侧相连接；左部，该左部与待提取标准单元的左侧相连接；和右部，该右部与待提取标准单元的右侧相连接；其中上部、下部、左部、右部均为矩形，且上部或的长度等于左部长度、右部长度及待提取标准单元长度之和；该上部、下部、左部、右部的高度均相同且均为待提取标准单元的高度；该待提取标准单元的左侧和右侧到N型阱区的距离均大于或等于第一预定距离，其中该N型阱区的高度与该待提取标准单元的高度相同。

根据本发明的另一方面，该添加的版图单元的左部和右部的图形各自包括：多个FinFET图形、多个N型有源区图形和多个P型有源区图形、多条多晶硅图形、多条有源区切断图形、和多个多晶硅切断图形。

根据本发明的又一方面，该添加的版图单元的上部和下部与添加的版图单元的左部和右部相比，不具有多条有源区切断图形，且添加的版图单元的上部和下部的其他部分与所添加的版图单元的左部和右部相同。

根据本发明的又一方面，该添加的版图单元的上部、下部、左部、右部以及该待提取标准单元构成以该待提取标准单元为基本单元的n*n阵列，该待提取标准单元位于所述n*n阵列的中心，其中，n为大于或等于3的正整数。

根据本发明的又一方面，还提供了一种用于提取标准单元的寄生参数的方法，该方法包括：在待提取标准单元周围添加如各个实施例中示出的添加的版图单元，然后对添加了添加的版图单元的待提取单元进行寄生参数提取。

对用此方法处理过的版图进行提取寄生参数，经过特征化单元库之后，比常规方法生成的时序更能真实的反应实际应用中的时序信息，使得后端综合更加准确，高效，缩短设计周期，提高芯片良率。

附图说明

为了更完整地理解本公开及其优点，现在结合附图参考进行以下描述，附图中相同的标号表示相同的部分：

图1示出了现有技术的版图设计流程图；

图2示出了根据本发明的实施例的版图设计流程图；

图3示出了根据本发明的一个实施例的添加的版图单元的结构示意图；

图4示出了根据本发明的另一实施例的添加的版图单元的结构示意图；

图5示出了根据本发明的另一实施例的添加的版图单元的结构示意图；

图6示出了根据本发明的另一实施例的添加的版图单元的结构示意图；

图7示出了根据本发明的各个实施例的提取待提取标准单元的寄生参数的流程框图。

具体实施方式

在以下描述中，为了解释的目的，阐述了许多特定细节以便提供对各种示例性实施例的透彻理解。然而，显而易见的是，可以在没有这些特定细节的情况下或者利用一个或多个等价布置来实践各种示例性实施例。在其它实例中，以框图示出了公知的结构和设备，以便避免不必要地模糊各种示例性实施例。

除非以其它方式定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。诸如在常用词典中定义的那些术语应当被解释为具有与其在相关领域的上下文中的意思一致的意思，并且将不以理想化或过于正式的含义来解释，除非本文中明确地如此定义。

在下文中，将参考附图描述本发明的实施例。

系统级芯片在后端综合布局布线时，所有的标准单元都是紧邻放置的。一个标准单元周围的其他标准单元对其寄生参数的影响随工艺尺寸的越来越小而变得越来越大。目前标准单元提取寄生参数采用的常规方法是利用EDA工具结合电路，工艺仿真模型对标准单元版图进行提取寄生参数。

如图1中所示，示出了一般的标准单元设计流程，其包括电路设计S101、版图设计S102、提取寄生参数S103、特征化标准单元S104，然后提供给后端综合S105使用。

随着纳米级制造工艺尺寸的越来越小，半导体器件周围的WPE(well proximityeffect，阱偏效应)、STI(shallow trench isolation，浅槽隔离压力效应)、OSE(OD spaceeffect，有源区间距效应)、PSE(poly space effect，多晶硅间距效应)等效应对器件的影响越来越大，利用EDA工具直接提取的标准单元寄生参数与实际应用差别越来越大，造成时序分析的不准确，影响芯片的良率。

图2示出了根据本发明的实施例的版图设计流程图。依次设计流程为：电路设计S201、版图设计S202、添加版图环境单元S203、提取寄生参数S204、特征化标准单元S205、然后提供给后端综合S206使用。即在一般的标准单元设计流程中的版图设计之后，在待提取的标准单元的周围增加了添加版图环境单元的流程，然后再提取寄生参数。

图3示出了根据本发明的一个实施例的示意图，在待提取标准单元1周围添加的版图单元包括：上部A1，其与待提取标准单元的上侧相连接：下部A2，其与待提取标准单元的下侧相连接；左部A3，其与待提取标准单元的左侧相连接；和右部A4，其与待提取标准单元的右侧相连接，其中该上部A1、下部A2、左部A3、右部A4均为矩形，且上部A1或下部A2的长度等于左部A3的长度、右部A4的长度及该待提取标准单元1的长度之和，添加的版图单元的上部A1、下部A2、左部A3、右部A4的高度均相同，且均为待提取的标准单元的高度，为了规避WPE效应的影响，待提取标准单元的左侧和右侧到N型阱区域的边界的距离(如图3中s1所示)大于等于第一阈值，其中第一阈值为WPE效应对器件的影响的的最大距离，典型值为2μm。另一方面N型阱区域的高度与待提取标准单元的高度相同。

上述对待提取标准单元进行版图添加处理不仅模拟了待提取单元的周围实时环境，而且还通过设置特征距离规避了一些缺陷效应(诸如WPE效应)的影响，因此经过这种处理的待提取单元的提取参数更加真实准确，有利于后期综合处理，提高产品良品率。

图4示出了根据本发明的另一实施例的添加的版图单元的结构示意图，添加的版图单元的左部和右部图形各自包括：多个FinFET(Fin Field-effect Transistor，鳍式场效应晶体管)图形404、多个N型有源区图形405和多个P型有源区图形406、多条多晶硅图形407、多条有源区切断图形408、和多个多晶硅切断图形409。此外，图形1为待提取寄生参数的标准单元(黑色实体部分)，图形402为边界图形、图形403为N型阱区域。根据本发明的另一些实施例，添加的版图单元的上部和下部图形和该加的版图单元的左部和右部图形相比，除了不具多条有源区切断图形408外，其他部分完全相同。通过模拟待提取标准单元的周围环境，从而提取的寄生参数更接近真实应用的寄生参数，使得后端综合更加准确，并缩短了设计周期，提高了芯片的良率。

根据本发明的另一实施例，其中多个FinFET图形(如图4中的404)中的每个FinFET图形的宽度、和相邻的两个FinFET图形之间的距离与待提取标准单元的工艺设计规则相匹配，其中待提取标准单元的工艺设计规则根据实际产品设计和工艺设计要求来确定。

根据本发明的另一实施例，其中多个N型有源区图形(如图4中的405)和多个P型有源区图形(如图4中的406)在添加的版图单元的长度方向上(如图4中箭头R所示)铺满添加的版图单元，且其中在满足待提取标准单元的工艺设计规则的条件下，多个N型有源区图形和P型有源区图形的高度为第一预定高度，其中第一预定高度被设计为与待提取标准单元的工艺设计规则相匹配的情况下的最高，例如，3个或者4个Fin高度。此外，多个N型有源区图形和多个P型有源区图形与待提取标准单元的距离均为第二预定距离，其中第二预定距离被设计为满足工艺设计规则的情况下的最小，其可以根据具体工艺设计规则来确定。

根据本发明的另一实施例，其中多条多晶硅图形(如图4中的407)垂直于在添加的版图单元的长度方向并且横跨所添加的版图单元的上部和下部，其中多条多晶硅图形的上下边界和添加的版图单元的上部的上侧和下部的下侧分别重合且按照相同的间距铺满整个所添加的版图单元，其中待提取标准单元1的左侧和右侧分别与多条多晶硅图形中的两条多晶硅图形对齐，被对齐的两条多晶硅图形可以根据具体待提取标准单元的尺寸和具体工艺设计规则来确定。此外，每条多晶硅图形的宽度和相邻多晶硅条之间的间距与标准单元库中的相应多晶硅条的宽度和间距分别相同。

根据本发明的另一实施例，其中多条有源区切断图形508(其可以与图4中的408相同)垂直于N型有源区图形505(其可以与图4中的505相同)和P型有源区图形506(其可以与图4中的506相同)并将N型有源区图形505和P型有源区图形506切断，并且多条有源区切断图形与添加的版图单元的左部的多个多晶硅图形的图形条507中的第一多晶硅图形条P1和第二多晶硅图形条P2重合，并且多条有源区切断图形508与所述添加的版图单元的右部的多个多晶硅图形的图形条507中第三多晶硅图形条P3和第四多晶硅图形条P4重合，第一多晶硅图形条P1与第三多晶硅图形条P3以所述待提取标准单元为中心呈镜面对称，第二多晶硅图形条P2与第四多晶硅图形条P4以待提取标准单元为中心呈镜面对称。作为本发明的非限制性示例，如图5所示，第一多晶硅图形条P1为多个多晶硅图形条507中、以待提取标准单元1的左侧为起点往左数的第三根多晶硅图形条，而第二多晶硅图形条P2为多个多晶硅图形条507中、以待提取标准单元1的左侧为起点往左数的第八根多晶硅图形条；第三多晶硅图形条P3为多个多晶硅图形条507中、以待提取标准单元1的右侧为起点往右数的第三根多晶硅图形条，而第四多晶硅图形条P4为多个多晶硅图形条507中、以待提取标准单元1的右侧为起点往右数的第八根多晶硅图形条。

根据本发明的另一实施例，其中多个多晶硅切断图形(如图4中的409或图5中的509)的每一个的宽度和待提取标准单元的多晶硅切断图形的宽度相同，且其中在多个多晶硅切断图形的每一个的二分之一高度处与整个所述添加的版图单元的边界502重合。

根据本发明的另一实施例，可以调整添加的版图单元的各个部分的尺寸和大小使得添加的版图单元的上部、下部、左部、右部以及所述待提取标准单元构成以所述待提取标准单元为基本单元的n*n阵列，所述待提取标准单元位于所述n*n阵列的中心，其中，n为大于或等于3的正整数。

作为本发明的非限制性示例，图6示出了根据本发明的另一实施例的添加的版图单元的结构示意图，直接将若干个标准单元601和602连接做成n*n，例如但不限于，3*3的阵列形式，也就是利用待提取单元601本身代替如前述实施例中所述的添加的版图单元的上部A1、下部A2、左部A3和右部A4，然后将中间的标准单元601作为待提取标准单元并进行寄生参数的提取。使用该方法同样地达到了模拟标准单元环境的结果，使得提取的寄生参数更加准确。

根据本发明的另一实施例，提供了一种提取标准单元的寄生参数的方法，如图7所示，示出了根据本发明的各个实施例的提取待提取标准单元的寄生参数的流程框图，在S701处，首先对经过版图设计后的待提取单元进行处理，分别在其上侧、下侧、左侧、右侧添加如各个实施例所述的添加的版图单元；然后在S702处，对添加了版图单元的待提取标准单元执行寄生参数提取过程。

对用此方法处理过的版图进行提取寄生参数，特征化单元库之后，比常规方法生成的时序更能真实的反应实际应用中的时序信息，使得后端综合更加准确，高效，从而缩短了设计周期，提高了芯片良率。

当然，上述的具体实施例仅是例子而非限制，且本领域技术人员可以根据本发明的构思从上述分开描述的各个实施例中合并和组合一些步骤和装置来实现本发明的效果，这种合并和组合而成的实施例也被包括在本发明中，在此不一一描述这种合并和组合。

注意，在本公开中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本发明的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本发明为必须采用上述具体的细节来实现。

本公开中的步骤流程图以及以上方法描述仅作为例示性的例子并且不意图要求或暗示必须按照给出的顺序进行各个实施例的步骤。如本领域技术人员将认识到的，可以按任意顺序进行以上实施例中的步骤的顺序。诸如“其后”、“然后”、“接下来”等等的词语不意图限制步骤的顺序；这些词语仅用于引导读者通读这些方法的描述。此外，例如使用冠词“一个”、“一”或者“该”对于单数的要素的任何引用不被解释为将该要素限制为单数。

另外，本文中的各个实施例中的步骤和装置并非仅限定于某个实施例中实行，事实上，可以根据本发明的概念来结合本文中的各个实施例中相关的部分步骤和部分装置以构思新的实施例，而这些新的实施例也包括在本发明的范围内。

以上所述的方法的各个操作可以通过能够进行相应的功能的任何适当的手段而进行。该手段可以包括各种硬件和/或软件组件和/或模块，包括但不限于硬件的电路、专用集成电路(ASIC)或处理器。

尽管已经参考本发明的示例性实施例描述了本发明构思，但是对于本领域普通技术人员显而易见的是，在不脱离如在以下权利要求中阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (10)

1.一种用于提取标准单元的寄生参数的添加的版图单元，所述添加的版图单元被设置于待提取标准单元周围用于模拟所述待提取标准单元的周围布线环境，其中，所述添加的版图单元包括：

上部，所述上部与待提取标准单元的上侧相连接；

下部，所述下部与待提取标准单元的下侧相连接；

左部，所述左部与待提取标准单元的左侧相连接；和

右部，所述右部与待提取标准单元的右侧相连接，

其中所述上部、下部、左部、右部均为矩形，且所述上部或下部的长度等于所述左部长度、右部长度及所述待提取标准单元长度之和；所述上部、下部、左部、右部的高度均相同且均为待提取标准单元的高度；所述待提取标准单元的左侧和右侧到所述版图单元的N型阱区的距离均大于或等于第一预定距离，其中所述N型阱区的高度与所述待提取标准单元的高度相同，

所述待提取标准单元的左侧和右侧到所述版图单元的 N 型阱区域的边界的距离大于等于第一阈值，其中第一阈值为阱偏效应WPE对器件的影响的最大距离。

2.如权利要求1所述的添加的版图单元, 其中所述左部和右部的图形各自包括：多个鳍式场效应晶体管图形、多个N型有源区图形和多个P型有源区图形、多条多晶硅图形、多条有源区切断图形、和多个多晶硅切断图形。

3.如权利要求2所述的添加的版图单元，其中所述多个鳍式场效应晶体管图形中的每个鳍式场效应晶体管图形的宽度、和相邻的两个鳍式场效应晶体管图形之间的距离与所述待提取标准单元的工艺设计规则相匹配。

4.如权利要求2所述的添加的版图单元，其中所述多个N型有源区图形和多个P型有源区图形在所述添加的版图单元的长度方向上铺满所述添加的版图单元，且

其中在满足所述待提取标准单元的工艺设计规则的条件下所述多个N型有源区图形和多个P型有源区图形的高度为第一预定高度，且

其中所述多个N型有源区图形和多个P型有源区图形与所述待提取标准单元的距离均为第二预定距离。

5.如权利要求2所述的添加的版图单元，其中所述多条多晶硅图形垂直于所述添加的版图单元的长度方向并且横跨所添加的版图单元的上部和下部，

其中所述多条多晶硅图形的上下边界和所述添加的版图单元的上部的上侧和下部的下侧分别重合且按照相同的间距铺满整个所添加的版图单元，

其中所述待提取标准单元的左侧和右侧分别与所述多条多晶硅图形中的两条多晶硅图形对齐，其中每条多晶硅图形的宽度和所述间距与标准单元库中的宽度和间距分别相同。

6.如权利要求2所述的添加的版图单元，其中所述多条有源区切断图形垂直于所述N型有源区图形和P型有源区图形并将所述N型有源区图形和P型有源区图形切断，并且

其中所述多条有源区切断图形与所述添加的版图单元的左部的多个多晶硅图形的图形条中的第一多晶硅图形条和第二多晶硅图形条重合，并且

其中所述多条有源区切断图形与所述添加的版图单元的右部的多个多晶硅图形的图形条中第三多晶硅图形条和第四多晶硅图形条重合，其中，所述第一多晶硅图形条与所述第三多晶硅图形条以所述待提取标准单元为镜面对称，第二多晶硅图形条与所述第四多晶硅图形条以所述待提取标准单元为镜面对称。

7.如权利要求2所述的添加的版图单元，其中多个多晶硅切断图形的每一个的宽度和所述标准单元的多晶硅切断图形的宽度相同，且

其中在多个多晶硅切断图形的每一个的二分之一高度处与整个所述添加的版图单元的边界重合。

8.如权利要求2-7中的任意一项所述的添加的版图单元，其中所添加的版图单元的上部和下部与所述添加的版图单元的左部和右部相比，不具有所述多条有源区切断图形，且所述添加的版图单元的上部和下部的其他部分与所添加的版图单元的左部和右部相同。

9.如权利要求1所述的添加的版图单元，其中所添加的版图单元的上部、下部、左部、右部以及所述待提取标准单元构成以所述待提取标准单元为基本单元的n*n阵列，所述待提取标准单元位于所述n*n阵列的中心，其中，n为大于或等于3的正整数。

10.一种用于提取标准单元的寄生参数的方法，所述方法包括：

在经过版图设计后的待提取标准单元周围添加如权利要求1-9中任意一项所述的添加的版图单元；

对添加了所述添加的版图单元的待提取标准单元执行寄生参数提取过程。