CN109565287A - 降级极化解码 - Google Patents

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Abstract

在降级极化解码中，使用少于log2N的对数似然比(Log Likelihood Ratio，LLR)级来解码基于极化码的N比特码字的接收的字。解码使用降级解码配置。在一个实施例中，这样的配置包括至少一个高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数。

Description

降级极化解码
相关申请交叉引用
本专利申请要求于2016年8月19日提交的序列号为62/376,992、题为“降级极化解码”的美国临时申请，和于2017年7月17日提交的序列号为15/651,390、题为“降级极化解码”的美国申请的优先权，它们通过引用并入本申请，如同全文再现。
技术领域
本公开通常涉及通信，尤其涉及极化码的解码。
背景技术
极化码作为无线通信的新信道码被提出，并且已被选择用于新的第5代(5thGeneration，5G)空中接口，也被称为5G新无线电(New Radio，NR)，的上行链路和下行链路增强型移动宽带(enhanced Mobile Broadband，eMBB)控制信道编码。这些代码与现有技术的纠错码竞争，并且编码复杂度低。参见2009年IEEE信息论汇刊第55卷第7期第3051-3073页的作者为E.Arikan的“信道极化：一种构造对称二进制输入无记忆信道的容量实现码的方法”。连续消除(Successive Cancellation，SC)及其扩展(例如，SC列表(SC List，SCL)解码)是用于以log2N解码级解码极性编码的N比特码字的有效且高效的选项。
基于信道极化，Arikan设计了一种被证明达到信道容量的信道码。极化是指这样的编码特性：当码长增加到无穷大时，比特信道也称为子信道极化，并且它们的容量接近零(完全噪声信道)或一(完全完美信道)。换句话说，在高容量子信道中编码的比特将经历具有高信噪比(Signal-to-Noise Ratio，SNR)的信道，并且将具有相对高的可靠性或被正确解码的高可能性，并且在低容量子信道中编码的比特将经历具有低SNR的信道，并且将具有低可靠性或被正确解码的低可能性。完美子信道的分数等于信道的容量。
发明内容
在说明书和权利要求中通过示例的方式公开了说明性实施例。
一种方法涉及接收基于极化码的N比特码字的字；并且使用少于log2N的对数似然比(Log Likelihood Ratio，LLR)级来解码所接收的字。
在一个实施例中，非暂时性处理器可读介质存储指令，所述指令在由一个或多个处理器执行时使得所述一个或多个处理器执行这样的方法。
一种装置，包括：接收器，用于接收基于极化码的N比特码字的字；以及解码器，耦合到所述接收器，从而以少于log2N的对数似然比(Log Likelihood Ratio，LLR)级来解码所接收的字。
通过阅读以下描述，本公开的实施例的其他方面和特征对于本领域普通技术人员将变得显而易见。
附图说明
现在将参考附图更详细地描述本发明的实施例的示例。
图1是示出如何可以从较小维数的生成矩阵产生较大维数的极化编码生成矩阵的示意图。
图2是示出用于产生码字的极化编码生成矩阵的示例使用的示意图，和示例极化编码器的示意图。
图3是示出示例决策列表树的一部分的示意图，该决策列表树的宽度受最大给定列表大小的限制并且在连续消除列表(Successive Cancellation List，SCL)极化解码器中使用。
图4是示出基于2乘2内核的极化编码器的示例的框图。
图5是2乘2极化解码内核的框图。
图6(a)是示例2乘2极性编码内核的框图。
图6(b)是基于图3(a)中的示例2乘2内核中的两个的组合的示例高阶极性编码内核的框图。
图7(a)是编码长度为4的极化解码器的框图。
图7(b)是示例高阶极化解码内核的框图。
图8是示例极化解码器的数据依赖性图(Data Dependency Graph，DDG)中的节点的框图。
图9是根据实施例的示例极化解码器的DDG中的节点的框图。
图10是示出另一示例高阶极化解码内核的框图。
图11是示例编码方法的流程图。
图12是根据实施例的示例方法的流程图。
图13是根据另一实施例的示例方法的流程图。
图14是用于编码和发送码字的示例装置的框图。
图15是用于接收和解码码字的装置的框图。
图16是用于编码和发送码字的另一装置的框图。
图17是用于接收和解码码字的另一示例装置的框图。
图18是可以使用本文公开的实施例的示例通信系统的框图。
图19A至图19B是可以实现本文公开的实施例的示例电子设备(ElectronicDevice，ED)和示例基站的框图。
具体实施方式
图1是通过说明性示例示出如何可以从较小维数的生成矩阵产生较大维数的极化编码生成矩阵的示意图。需要注意的是，图1是一个示例。其他形式的内核也是可能的。
可以基于种子矩阵F＝G2 100从Kronecker乘积矩阵形成极化码。对于具有长度为N＝2m的码字的极化码，生成矩阵是在图1中，2倍Kronecker乘积矩阵102和3倍Kronecker乘积矩阵104是由2乘2矩阵G2 100产生的极化编码生成矩阵的示例。可以扩展图1中所示的生成矩阵方法以产生m倍Kronecker乘积矩阵
图2是示出用于产生码字的极化编码生成矩阵的示例使用的示意图，和示例极化编码器的示意图。在图2中，生成矩阵104用于产生长度为23＝8的码字。码字x由输入矢量u＝[0 0 0 u3 0 u5 u6 u7]与生成矩阵的乘积形成，如在200处所示。输入矢量u由信息比特和固定或冻结比特组成。在图2中所示的具体示例中，N＝8，因此输入矢量u是8比特矢量，并且码字x是8比特矢量。输入矢量在位置0、1、2和4具有冻结比特，并且在位置3、5、6和7处具有信息比特。生成码字的编码器的示例实现在212处指示，其中，所有冻结比特设置为0，带圆圈的“+”符号表示模2加法。对于图2的示例，从K＝4个信息比特和N-K＝4个冻结比特形成N＝8比特输入矢量。这种形式的代码被称为极化码，并且编码器被称为极化编码器。解码极化码的解码器被称为极化解码器。图2所示的示例中，冻结比特被设置为零。但是，冻结比特可以设置为编码器和解码器都知道的其他比特值。为了便于描述，本文考虑全零冻结比特，并且全零冻结比特通常可以是优选的。
众所周知，可以在有或没有比特反转的情况下执行极化编码。图2中的示例极化编码器没有比特反转。
通常，极化编码器的输出可以表示为其中，没有比特反转的情况下，是N×N的生成矩阵，N＝2n，n≥1(例如，对于n＝1，G2＝F(在图1中表示为100))。对于比特反转，其中，BN是N×N比特反转置换矩阵。
本文公开的实施例可以在没有或有比特反转的情况下实现。
在极化码构造中，理想地，输入矢量的更“可靠”位置用于承载信息比特，并且输入矢量的更“不可靠”的位置用于承载冻结比特(即，编码器和解码器均已经知道的比特。然而，当通过物理信道传输信息时，给定比特位置的可靠性也是物理信道的特性的函数，例如物理信道的擦除率或信噪比(SNR)。例如，可以在通过信道发送信息之前基于物理信道的假设的或测量的特性来计算可靠性序列(可靠和不可靠位置)。理论上，只要编码器和解码器均知道每个冻结比特的位置和值，就可以将冻结比特设置为任何值。在传统应用中，冻结比特都被设置为零。
利用足够长的码长，如果使用基于连续消除(SC)的解码算法，则根据极化理论设计的代码可以在二进制对称无记忆信道中达到信道容量。Arikan分析并模拟了一种非常简单的SC解码算法。
实际上，代码长度不能是无限的，并且信道不能是二进制无记忆信道，因此这种简单的SC解码器不能达到信道容量。根据Arikan的说法，如果AWGN信道中的代码长度超过220比特，则在使用SC解码时可以接近信道容量。例如，这种长码长度在无线通信中是不切实际的。
辅助或错误检测码(error-detecting code，EDC)比特可以包括在输入矢量中以帮助解码。循环冗余校验(cyclic redundancy check，CRC)码可以用作EDC。在一个代码字中可以使用多于一个的EDC。然而，应该理解的是，可以使用其他EDC，例如校验和码或Fletcher码。一些EDC也是纠错码(error-correcting code，ECC)。
例如，基于正在发送的信息比特生成CRC比特。CRC比特通常被放置在输入矢量中的更可靠的位置，尽管CRC比特也可以或替代地被放置在输入矢量中的其他位置。CRC比特可以用于列表解码的路径选择，例如，以提高极化码性能，或者检测在解码期间或之后是否正确解码一个码字。在编码期间，N比特输入矢量可以由包括一个或多个CRC比特的K个信息比特和(N-K)个冻结比特形成。在该示例中，从多个输入比特开始，计算CRC并将其附加到输入比特以产生包括输入比特和CRC比特的一组K个信息比特。插入剩余的(N-K)冻结比特以产生N比特输入矢量，其中，N是Arikan极化码中的2的幂。然后将输入矢量乘以极化码的生成矩阵以产生N比特码字。
码字通过信道发送，并且然后接收器接收字。由于例如噪声的信道效应，所接收的字可能与发送的码字不同。解码器尝试解码所接收的字以确定原输入矢量中的信息比特。
在从输入矢量编码的码字的解码期间，输入矢量中的冻结比特的位置和值被视为已知。为了描述简单，预先将解码器不知道的输入矢量的比特称为“未知”比特。例如，包括任何CRC比特的信息比特是未知比特。一些极化解码器使用如上所述的SC解码，其中未知比特被顺序解码并且应用连续消除。一旦做出关于如何解码未知比特的特定决策，SC极化解码器就不允许改变或校正该比特，并且解码器继续解码下一个未知比特。
具有更好纠错性能的SC极化解码算法的被称为列表或SCL解码的扩展在2011年IEEE国际信息论研讨会论文集的第1-5页(2011年7月)的作者为Tal和Vardy的“极化码的列表解码”中进行了描述。在列表解码器中，生成二进制决策树的连续层级，每个层级对应于对各个未知比特的决策。从根节点到叶节点的决策树中的每个(解码)路径表示未知比特的可能的部分解码序列，并且具有相应的似然性。通常，在决策树的生成期间，在路径的数量增长超过设定阈值L的决策树的每个层级，识别具有最高似然性的L个路径，并且丢弃其余路径。一些列表解码器还可以利用包括在码字中的CRC比特来辅助解码。例如，如果码字包括用于先前信息比特的编码的CRC比特，则一旦生成决策树，则对于对应于解码信息比特的每个幸存路径，检查那些幸存路径中的每一个中表示的CRC比特。然后，解码器将通过CRC校验的幸存路径中的信息比特作为解码矢量输出。如果多于一个的路径通过CRC校验，则解码器选择输出通过CRC校验并具有最高似然性的路径，最高似然性可以根据度量来确定。如果没有路径通过CRC校验，或者如果码字不包括编码的CRC比特，则解码器选择输出具有最高似然性的路径，最高似然性如上所述可以根据度量来确定。
因此，存在两种类型的基于连续消除的解码：SC解码和列表解码。SC解码是SCL解码的特例，其中列表大小L＝1。SC解码器仅跟踪一个解码路径。在估计解码比特的值之后，忽略另一个可能的值。假设在更新部分和结果时已正确估计每个先前比特，则继续解码下一比特。
图3是示出在SCL极化解码器中使用的示例决策列表树300的一部分的示意图，决策列表树300的宽度受最大给定列表大小L的限制。在图3中，列表大小L是4。示出了决策树的五个层级302、304、306、308、310。尽管示出了五个层级，但是应该理解的是，解码K个信息比特(包括CRC比特)的决策树将具有K+1个层级。在根层级302之后的每个层级，多达4个幸存的解码路径中的每一个被扩展一比特。根节点320的叶节点或子节点表示第一比特的可能选择，并且随后的叶节点表示后续比特的可能选择。例如，从根节点320到叶节点330a的解码路径表示估计的码字比特序列：0,1,0,0。在层级308，可能路径的数量大于L，因此识别具有最高似然性(例如，最佳路径度量)的L个路径，其余路径被丢弃。在层级306处的路径排序之后幸存的解码路径在图3中加粗显示。类似地，在层级310，可能路径的数量再次大于L，因此识别具有最高似然性(最佳PM)的L个路径，其余路径被再次丢弃。在所示的示例中，在叶节点330a、330b、330c和330d终止的路径表示最高似然路径。在叶节点340a、340b、340c、340d终止的路径是被丢弃的较低似然路径。
SCL解码可以进一步划分为纯列表解码(其中选择具有最高似然性的幸存路径)和CRC辅助SCL(CRC-Aided SCL，CA-SCL)解码(其中CRC比特用于路径选择)。CRC可以在最终路径选择中提供较好的纠错性能，但在SCL解码中是可选的。其他解码辅助操作，例如基于奇偶性的奇偶校验(Parity Check，PC)，或包含在输入矢量中的“PC”比特，可以在解码期间或最终路径选择中用于代替CRC比特或与CRC比特一起用于路径选择。
在加性高斯白噪声(Additive White Gaussian Noise，AWGN)信道中，极化码实际上将信道分成N个子信道。N被称为母码长度，并且在Arikan极化码中总是2的幂，Arikan极化码基于2乘2矩阵的极性内核。极化码的代码构造的关键是确定为信息比特选择或分配哪些比特信道(这里也称为子信道)以及为冻结比特分配哪些子信道。在一些实施例中，还将一个或多个子信道分配给PC、CRC和/或用于辅助解码的其他类型的比特。在极化理论方面，为冻结比特分配的子信道称为冻结子信道，为信息比特分配的子信道称为信息子信道，并且可以为辅助比特分配额外的辅助子信道以辅助解码。在一些实施例中，辅助比特被认为是信息比特的形式，为此选择或分配更可靠的子信道。
以上描述了基于2乘2 Arikan内核G2的Kronecker乘积的极化编码器。图4是示出了基于2乘2内核的极化编码器400的示例的框图。子信道和编码比特在图4中标记。如上所述，通过极化码将信道分成N个子信道。将信息块和冻结比特分配到N个子信道上，并且极化编码器400将得到的大小为N的矢量与N乘N Kronecker矩阵相乘，以生成包括N个编码比特的码字。信息块至少包括信息比特，并且还可以包括辅助比特，例如CRC比特或PC比特。子信道选择器(未示出)可以耦合到极化编码器400，以为信息比特和任何辅助比特选择子信道，其中任何剩余的子信道是冻结子信道。
对于基于2乘2内核和N乘N Kronecker矩阵的极化码，N是2的幂。这种类型的内核和基于这样的内核的极化码在本文中作为说明性示例进行讨论。具有不同大小(或输入数量)的极化内核的其他形式通常可以通过代码长度N＝Ln来表征，其中L是所应用的内核的维度(即，输入的大小或数量)。此外，极化内核(例如其他素数内核(例如3乘3或5乘5))或生成高阶内核的(素数或非素数)内核的组合可能会在子信道中产生极化码。还应注意的是，例如打孔、缩短、零填充和/或重复的编码比特处理可以与基于2乘2内核或其他类型的内核的极化码结合使用，例如用于速率匹配和/或其他目的。
作为SC、SCL或CA-SCL解码的结果，极化现象出现在合成的子信道上。一些合成的子信道具有高容量，而一些子信道具有低容量。换句话说，一些合成的子信道具有相当高的信噪比(SNR)，而其他子信道具有相当低的SNR。这些度量是可用于量化或分类子信道“可靠性”的特征的示例。也可以使用指示子信道可靠性的其他度量。
代码构造涉及确定码率(信息比特数K，或者要承载信息比特的子信道数)以及在要承载信息比特的N个可用子信道中选择特定的K个子信道。为了便于本文参考，信息比特可以包括要编码的输入比特，以及可能的CRC比特、PC比特和/或用于辅助解码的其他辅助比特。子信道选择基于子信道的可靠性，并且通常选择最高可靠性子信道作为用于承载信息比特的信息子信道。
例如，可以在一个或多个有序序列中指定子信道可靠性。可以针对代码长度Nmax计算单个嵌套的，与SNR无关的子信道的有序序列，其中从较长的Nmax序列中选择较短代码长度N的有序序列。可以替代地计算不同母码长度Ni的多个有序序列，并且可以基于优选码长度为特定代码选择一个母码长度序列。另一种可能的选择涉及例如根据SNR值计算多个有序序列，并且基于测量的SNR选择有序序列。
还有几种计算子信道可靠性的方法。例如，2009年IEEE国际信息论研讨会论文集的第1496-1500页的作者为Mori R和Tanaka T.的“对称二进制输入无记忆信道上的极化码的性能和构造”提出了一种密度演进(density evolution，DE)方法，其中使用信念传播解码的解码误差概率来测量子信道的可靠性，信念传播解码的解码误差概率可以通过密度演进来计算。所提出的方法被证明是任意对称二进制擦除信道用于极化构造时的容量实现。然而，因为该方法取决于每个子信道的LLR值的迭代计算，所以它计算复杂。
根据2009年IEEE信息论汇刊的第55卷第7期第3051-3073页的作者为E.Arikan的“信道极化：一种构造对称二进制输入无记忆信道的容量实现码的方法”，编码器在不同的子信道上编码解码器已知的训练序列。解码器将解码结果反馈给编码器，使得编码器可以计算每个子信道的可靠性统计，并且获得子信道上的良好适应的可靠性矢量。子信道的相对可靠性取决于接收SNR，使得该方法成为取决于SNR的方法。
在2012年IEEE信息论汇刊的第60卷第11期第3221-3227页的作者为P.Trifonov的“极化码的有效设计和解码”中提出的高斯近似(Gaussian-approximation，GA)方法假设每个编码比特都具有相等的错误概率。根据误差概率，利用密度演化(DE)算法获得子信道上的可靠性。因为编码比特上的该错误概率与接收SNR有关，所以该方法与SNR相关并且计算复杂。
在3GPP TSG RAN WG1会议#87，由华为和海思提出的题为“极化码设计的细节”的R1-1611254中公开了与SNR无关的极化权重(polarization weight，PW)方法。在该方法中，子信道的可靠性通过相应的β扩展值来测量，该β扩展值由作为子信道索引的二进制表示的函数的闭合式公式给出。可靠性测量与SNR无关，并且可以导致不同的编码率和块长度的单个嵌套的有序子信道序列。该序列可以离线计算并存储在存储器中以供使用，以提供相对于其他方法的较低实现和计算复杂性。
如上所述，有通过计算子信道可靠性来生成有序序列(根据内核及其生成矩阵)的几种方式。并非所有方式都可能导致嵌套序列，并且此嵌套序列可能不一定是唯一的。例如，可以基于于2016年7月29日提交的、序列号为CN 201610619696.5的中国专利申请中公开的极化权重，或者基于于2016年12月23日提交的、序列号为62/438,565的美国专利申请中公开的Hamming重量来生成嵌套有序序列，这两个申请均通过引用整体并入本文。也可以或替代地使用其他技术。
可以以多种不同方式执行有序序列计算。例如，计算可以在线执行，产生可以基于例如观察到的信道情况动态地调整或重新计算的有序序列。可替换地，计算可以离线(即，预先)执行，以产生可以在后续编码操作期间存储和检索的预先计算的(和静态的)有序序列。在又一替换方案中，计算可以部分在线并且部分离线地执行。
在移动无线通信中，信道条件可以在时间上显著变化。使用具有高计算复杂度的在线序列计算方法(例如，Genie辅助的、DE和基于GA的方法)可能是不切实际的，因为这些方法可能消耗大量的通信带宽和处理资源。计算复杂的方法，例如Genie辅助的、DE和/或基于GA的方法，通常是离线执行而不是产生多个静态有序序列，例如，通过针对代码长度和代码率的不同组合固定工作SNR或参考SNR。然而，简单的在线序列生成方法，例如在2017年2月24日提交的、序列号为62/463,128、题为“指定编码子信道的有序序列的装置和方法”的美国专利申请中公开的方法(其通过引用整体并入本文)中公开的，仍然可以是优选的，因为它们通常消耗更少的内存，并且可以更灵活并且适应于时变无线信道条件。
上面通常描述了使用极化码的编码和解码。在解码极化编码信息时，极性SCL解码器使用具有L个解码路径的集合的极化码算法来解码N比特码字。这种类型的解码基于使用N乘N极化码的连续消除。为了估计解码的比特值由f和g节点组成的M级树(M＝log2(N))将信道对数似然比(LLR)值对与先前解码的比特的部分进行组合。
图5是2乘2极化解码内核的框图。图5中的二进制内核在本文中也称为A2内核。极化SC和SCL解码算法基于对这种内核的连续消除。有两个LLR输入，llr0和llr1，以及两个LLR输出llr0'和llr1’。LLR输出llr0’直接从llr0和llr1计算而没有任何解码的比特决策，但是不能计算llr1’，直到在(连续取消)上做出解码决定。
SC和SCL解码的SC特性限制了基于SC的解码器的并行性。基于SC的解码器的理论延迟是(2*2n-2)，其中n＝M并且是解码级的数量。
SCL解码通常用于比SC解码更好的性能，但是L个列表路径中的每一个都需要存储器的中继线来保存其信道LLR度量和其他。存储空间复杂度为O(L×2n)，其中n＝M并且是解码级的数量，L是列表大小，如上所述。L确定解码性能，较小的L通常导致较差的BLER性能。然而，与在SCL解码期间维持L路径相关联的处理可导致相对低的吞吐量，并且还导致相对低的硬件和功率效率。因此，即使极性编码可以具有良好的性能，但是在解码中可能存在高的实现成本。
最大似然(Maximum Likelihood，ML)-SC将几比特硬判断与解码相结合以试图减少极化解码延迟，但是非常复杂，并且仅对非常短的块的解码有用。简化SC(SimplifiedSC，SSC)解码利用多比特模式并使用模式识别，但这涉及比SC解码更多的内存，仅可用于非列表或非常小的列表解码器。
临时或中间LLR度量的动态重新计算可以将解码器内存减少到内存大小的约1/4以用于SCL解码，但是需要在需要时重新计算中间LLR。此外，尽管这种重新计算减少了LLR内存，但是它可能增加解码器中其他地方的内存要求，例如存储部分和，这减少了总体内存储存。
传统的解码技术提供减少解码级数(n＝M)的有效方法，如上所述，其与N(码字长度)或存储器大小直接相关。
图6(a)是示例性2乘2极性编码内核的框图，其是图5中的解码内核的基础。极化编码内核输入是信息比特u0、u1，内核输出是u0+u1、u1。图6(b)中的示例高阶极化编码内核基于两个图6(a)中的示例2乘2内核的组合。
图7(a)是基于A2解码内核的编码长度为4的极化解码器的框图。图7(b)是在本文中被称为A4内核的示例高阶极化解码内核的框图。图6(b)中的表示可能更经常地与编码相关联，而具有LLR值的图7(b)中的表示可能更经常地与解码相关联。
图7(a)中的f节点组合了LLR值对，并且g节点将LLR值与先前解码的比特值组合，如图所示。根据一个实施例，如图7(b)所示的A4内核包括在单个级中而不是在图7(a)中所示的两个级中的处理节点。
A2内核具有两个函数：
·f函数：llr0'＝sgn(llr0)·sgn(llr1)·min(|llr0|,|llr1|)
·g函数：(相当于图2中的表达式)。
A4内核具有四个函数：
·A函数：llr0'＝sgn(llr0)·sgn(llr1)·sgn(llr2)·sgn(llr3)·min(|llr0|,|llr1|,|llr2|,|llr3|)
·B函数：
，或等效的
·C函数：
或等效的
·D函数：
或等效的
其中，
min()是最小的；
并且
是XOR。
这些A、B、C、D函数相当于组合图7(a)中所示的f/g函数的组合。
图8是示例极化解码器的数据依赖性图(DDG)中的节点的框图，其示出了长度为N＝16比特的码字的LLR树。在该示例中，解码器具有4级，每级具有8个节点。每个节点在例如处理元件(Processing Element，PE)的电路中实现f函数和g函数，该电路可配置为执行f函数或g函数。每个节点在每个级访问两次以解码码字，从而首先执行f函数，然后执行g函数。节点的f函数(本文中也称为f节点)仅组合LLR值。节点的g函数(本文中也称为g节点)除了使用LLR值之外，还使用先前解码的比特的部分和。图8中未示出在0级中的g节点使用的部分和，以避免图中拥挤。表示通过通信介质接收的比特的信道LLR值示出在图8的右侧，最终的LLR级输出LLR值，根据LLR值可以对解码的比特到作出决策。
解码器从右(级#0)到左(级#3)、从顶部到底部遍历LLR树。为了估计解码比特#0的值
1、级#0 f节点#0-7在多达8个并行PE单元中组合16个信道LLR值
2、级#1 f节点#0-3在多达4个并行PE单元中组合级#0 LLR结果
3、级#2 f节点#0-1在多达2个并行PE单元中组合级#1 LLR结果
4、级#3 f节点#0在1个PE单元中组合级#2 LLR结果。
解码器使用级#3(最后)LLR结果来估计解码的比特#x值如果LLR值>＝0，则解码的比特#x估计值最可能是0；如果LLR值<0，则解码的比特#x估计值最可能是1。
解码器可以存储中间级#0-级#2 LLR值，从而下一个解码比特的估计不需要在级#0重新开始。例如，利用LLR存储器中可用的中间值，估计解码比特#1的值
5、级#3 g节点#0将级#2 LLR结果与部分和组合。
为了估计解码比特#2的值
6、级#2 g节点#0-1将级#1 LLR结果与部分和和组合
7、级#3 f节点#1组合级#2 LLR结果。
为了估计解码比特#3的值
8、级#3 g节点#1将级#2 LLR结果与部分和组合。
为了估计解码的比特#4的值
9、级#1 g节点#0-3将级#0 LLR结果与部分和和组合。
10、级#2 f节点#2-3组合级#1 LLR结果。
11、级#3 f节点#2组合级#2 LLR结果。
解码器重复该递归过程，直到它到达最后的码字比特
图9是根据实施例的示例极化解码器的DDG中的节点的框图。图9中的DDG，,对于相同的码字长度N＝16，只有2级而不是如如图8所示的传统极化解码那样是4级。这可以显著减少延迟。例如，与图8中的4个循环相比较，图9中的比特的最终级1 LLR在2个处理周期中并行处理级0 A节点和处理第一级1 A节点之后可用。图9中的处理路径和部分和值与图8中的处理路径和部分和值的详细比较同样揭示了使用图9的降级解码节省了其他处理周期，并因此减少了延迟。
基于图9的解码方法相对于图8的所有中间LLR值都存储在存储器中的实现还减少了总存储器空间要求。在图8中，从级0 f节点输出的8个中间LLR值、从级1f节点1到4输出的4个中间LLR值、从级2 f节点1和2输出的2个中间LLR值以及从级3 f节点1输出最终LLR值都将被存储，总共15个与解码每个比特相关的LLR值。在图9中，这减少到仅5个值，包括来自级0 A节点的4个中间值和来自级1中的第一个A节点的最终LLR值。此外，后续级计算需要更少的LLR值的事实意味着相对于传统解码，解码期间的存储器接入次数也减少了。
图8和图9中的示例涉及解码16比特码字和仅一个解码路径。下表说明了较长码字长度和仅一个解码路径的潜在延迟和内存减少，对于较长的列表长度，节省可能更为显著。
A2内核 A4内核
N＝1024理论最小延迟 2046(2*N-2) 1364(4*(N-1)/3)
LLR度量所需的N＝1024内存 1023 341
本文公开的实施例影响解码，但是可以与传统的基于A2内核的编码结合使用。还应注意的是，本文公开的高阶解码内核的使用不需要排除用于其他解码器内核。例如，对于N＝2048，传统解码器具有11个LLR级。这可以减少到5个A4 LLR级和1个A2 LLR级。
在数学上，基于A4内核的解码器应该具有与基于A2内核的解码器相同的性能。
如上所述，将较小的内核组合成较大的内核可以扩展到A2和A4内核之外。例如，相同的想法可以扩展到A8、A16，甚至更大或更高阶的内核解码器。以这种方式可以进一步减少延迟和存储器大小。
图10是示出另一示例高阶极化解码内核的框图，具体地，具有8个输入和8个输出的A8内核，以将3个(log28)A2级组合成单个级。图10中的A8内核使用如图所示的部分和，并且具有8个函数A8_0到A8_7：
·A8_0函数：
llr0’＝
sgn(llr0)*sgn(llr1)*sgn(llr2)*sgn(llr3)*sgn(llr4)*sgn(llr5)*sgn(llr6)*sgn(llr7)*min{|llr0|,
|llr1|,|llr2|,|llr3|,|llr4|,|llr5|,|llr6|,|llr7|}
·A8_1函数：
·A8_2函数：
llr2'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_3函数：
·A8_4函数：
llr4'＝sgn(temp1)·sgn(temp2)·sgn(temp3)·sgn(temp4)·min(|temp1|,|temp2|,|temp3|,|temp4|)
·A8_5函数：
·A8_6函数：
llr6'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_7函数：
这些是A8函数的示例表示。与组合的A2 f和g函数以及上述A8函数等效的不同表示是可能的。
尽管本公开主要涉及解码，但为了完整性，本文还简要地讨论了编码。图11是示例编码方法1100的流程图，其包括在1102处确定一个或多个编码参数。编码参数至少可以包括母码长度N，其可以从存储器读取或以其他方式提供。例如，可以基于给定的信息块长度K和给定的码率R来计算N。在1106处，确定子信道的可靠性顺序。例如，规则集可以用于减少在1106处确定子信道顺序所涉及的可靠性计算和多项式比较的数量，这可以使得在要编码或解码信息时在线确定子信道顺序是可行的。
当在1110处对信息进行编码时，在1106处确定的有序子信道序列可用于选择信息子信道、冻结子信道和/或其他类型的子信道。然后，在1112处发送码字。
图11中的示例方法旨在用于说明目的。其他实施例可以涉及以各种方式中的任何一种执行所示操作、执行更少或额外的操作和/或改变执行操作的顺序。
图12是根据实施例的示例方法的流程图。方法1200涉及在1202处接收基于极化码的N比特码字的字，以及在1204处应用降级解码，从而以少于log2N的LLR级来解码所接收的字。LLR级包括如本文所述的至少一个高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数。
例如，低阶极化码内核可以是2乘2 A2极化码内核。使用基于A2内核的A4内核从接收的字中解码N比特码字，例如，如果log2N是偶数，可以使用仅具有(log2N)/2 LLR级而不是log2N LLR级的极化解码器来从接收的字解码码字。如果log2N是奇数，则A2级可以与一个或多个A4级组合使用，一共((log2N)+1)/2 LLR级。例如，A8级可以替换具有4个A2级的组或具有2个A4级的组，并且可以与相同大小或不同大小的其他级组合使用以实现降级解码。降级解码器中的总级数始终小于log2N。
由高阶LLR级实现的函数可以包括本文所公开的A4内核的A、B、C和D函数，或等效函数。这些函数可以也包括或改为包括A8函数或等效函数。具有f和g节点的一个或多个LLR级可以与一个或多个高阶级组合使用。可以存在若干降级选项以实现降级解码器。例如，对于N＝2048，log2N＝11。传统极化解码器的11 LLR级可以用5个A4级加A2级；2个A8级、A4级和A2级；或1个A16级、A4级和A2级代替。例如，可以通过将较高级函数的复杂性与相关的延迟和存储器访问减少进行折衷来选择高阶级的组合。
示例性方法1200旨在用于说明性目的。其他实施例可以涉及以各种方式中的任何一种执行所示操作，执行更少或额外的操作和/或改变执行操作的顺序。
图13是根据另一实施例的示例方法的流程图。示例性方法1300包括在1302处确定一个或多个编码参数。编码参数至少可以包括母码长度N，母码长度N可以从存储器读取或以其他方式提供。例如，可以基于给定的信息块长度K和给定的码率R来计算N。在1304处，确定一个或多个减小的解码级配置。减小的解码级配置可以基于一个或多个编码参数N，以及例如用于执行解码器函数的处理元件可用性的其他标准。例如，可以为不同的N值的确定不同的减小的解码级配置，或者可以为单个N值确定多个不同的减小的解码级配置，如在以上示例中为N＝2048确定的。
可以存储在1304处确定的减小的解码级配置以供稍后在解码期间使用，或者在解码时在线生成。在一个实施例中，在1304处确定多个减小的解码级配置，并且在解码期间基于一个或多个解码条件(例如N)进行选择。
在1306处接收到基于码字的字之后，使用在1304处确定的减小的解码级配置在1308处解码该字。例如，在1308处的解码可涉及从在1304处确定的多个配置中选择减小的解码级配置。
图13表示根据实施例的方法的另一说明性示例。变化是预想的。例如，对于在线解码方法，可以在1306处接收到字之后进行1302、1304处的确定。还应当理解的是，不必为每个接收的字确定或选择减少的解码级配置。一旦做出选择，减小的解码级配置可用于解码多个接收的字，直到例如N和/或其他解码条件改变。
基于本公开，其他变化对于技术人员而言可以是或变得显而易见。例如，在实施例中，可以单独地或以各种组合中的任何一种提供以下中的任何一个或多个：
LLR级包括高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数；
低阶极化码内核是2乘2极化码内核；
这些函数包括以下A、B、C和D函数或与其一致的等效函数中的一个或多个：
·A函数：llr0'＝sgn(llr0)·sgn(llr1)·sgn(llr2)·sgn(llr3)·min(|llr0|,|llr1|,|llr2|,|llr3|)
·B函数：
，或等效的
·C函数：
或等效的
·D函数：
或等效的
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
这些函数包括以下A8函数或与其一致的等效函数中的一个或多个：
·A8_0函数：
llr0’＝
sgn(llr0)*sgn(llr1)*sgn(llr2)*sgn(llr3)*sgn(llr4)*sgn(llr5)*sgn(llr6)*sgn(llr7)*min{|llr0|,
|llr1|,|llr2|,|llr3|,|llr4|,|llr5|,|llr6|,|llr7|}
·A8_1函数：
·A8_2函数：
llr2'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_3函数：
·A8_4函数：
llr4'＝sgn(temp1)·sgn(temp2)·sgn(temp3)·sgn(temp4)·min(|temp1|,|temp2|,|temp3|,|temp4|)
·A8_5函数：
·A8_6函数：
llr6'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_7函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
LLR级包括具有f和g节点的LLR级，该f和g节点分别应用以下函数或与其一致的等效函数：
f函数：llr0'＝sgn(llr0)·sgn(llr1)·min(|llr0|,|llr1|)
g函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；并且
min()是取最小值；
解码涉及列表解码。
参考图12和图13描述的实施例涉及示例方法。在另一实施例中，非暂时性处理器可读介质存储指令，所述指令在由一个或多个处理器执行时使得该一个或多个处理器执行如本文所公开的方法。一种这样的方法涉及接收基于极化码的N比特码字的字，并且使用少于log2N的LLR级来解码所接收的字。以存储在非暂时性处理器可读介质上的指令的形式实现的方法可以包括上面列出的或本文中以其他方式公开的任何特征。
还构想了用于编码和解码的装置实施例。
图14是用于编码和发送码字的示例装置1400的框图。示例装置1400包括耦合到发送器1406的编码器1404。在所示实施例中，装置1400还包括耦合到发送器1406以通过无线信道发送信号的天线1408。在一些实施例中，发送器1406包括调制器、放大器和/或射频(radio frequency，RF)发射链的其他组件。编码器1404接收包括符号的输入1402，并且被配置为应用极化编码以将符号编码为码字，该码字被提供给发送器1406以经由天线1408进行传输。
图15是用于接收和解码码字的装置1500的图示的框图。示例装置1500包括耦合到解码器1506的接收器1504。在所示实施例中，接收器1504具有用于从无线信道接收信号的天线1502。在一些实施例中，接收器1504包括解调器、放大器和/或射频(RF)接收链的其他组件。接收器1504经由天线1502接收承载基于极化码的N比特码字的字的信号。所接收的字被提供给解码器1506。解码器1506被配置为实现本文描述的方法以将所接收的字解码为包括符号的输出，并且作为来自解码器的输出1508提供。解码器1506以少于log2N的LLR级来解码所接收的字。
装置1400和/或装置1500可以在用户设备或通信网络设备中实现。如果要支持编码/发送和接收/解码函数，则这种设备可以包括编码器和发送器、接收器和解码器，或所有这些组件。
在一些实施例中，可以提供包括由一个或多个处理器执行的指令的非暂时性计算机可读介质，以控制图14中的编码器1404的操作，控制图15中的解码器1506的操作，和/或以其他方式控制本文所述方法的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以仅使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。软件产品可以存储在非易失性或非暂时性存储介质中，该存储介质可以是例如光盘只读存储器(compact disc read-onlymemory，CD-ROM)、通用串行总线(universal serial bus，USB)闪存盘或可移动硬盘。
图16是用于编码和发送码字的另一装置的框图。装置1600包括耦合到输入1602和发送器模块1606的编码器模块1604。装置1600还包括耦合到编码器模块1604和编码后处理模块1614的代码处理模块1610。编码后处理模块1614也耦合到编码器模块1604和发送器模块1606。同样在图16中示出的存储器1612耦合到编码器模块1604、代码处理模块1610、编码后处理模块1614以及发送器模块1606。虽然未示出，但是发送器模块1606可以包括调制器、放大器、天线、和/或发射链的其他模块或组件，或者替换地可以被配置为与单独的(射频-RF)发送模块交互。例如，装置1600的所有模块1604、1606、1610、1612、1614中的一些可以在硬件或电路(例如，在一个或多个芯片组、微处理器、专用集成电路(application-specificintegrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、专用逻辑电路或其组合)中实现，以产生本文所述的码字，以由单独的(RF)单元传输。
在一些实施例中，存储器1612是1612处的非暂时性计算机可读介质，其包括由处理器执行以实现和/或控制图16中的代码处理模块1610、编码器模块1604、编码后处理模块1614、发送器模块1606的操作的指令，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以仅通过使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。在1612处，软件产品可以存储在非易失性或非暂时性存储介质中，该存储介质可以是例如光盘只读存储器(CD-ROM)、通用串行总线(USB)闪存盘或可移动硬盘。
在一些实施例中，编码器模块1604在例如处理器的电路中实现，该电路被配置为对输入比特进行编码。在编码器模块1604的基于处理器的实现中，配置处理器执行编码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质可以包括，例如在存储器1612中，一个或多个固态存储器设备和/或具有可移动和可能可拆装的存储介质的存储器设备。
代码处理模块1610可以在电路中实现，该电路被配置为确定例如母码块长度的编码参数，并确定有序子信道序列。在一些实施例中，代码处理模块1610使用处理器来实现。可以使用相同的处理器或其他电路或单独的处理器或电路来实现编码器模块1604和代码处理模块1610。和上面针对编码器模块1604所述的一样，在代码处理模块1610的基于处理器的实现中，配置处理器执行代码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，例如在存储器1612中。
与编码器模块1604和代码处理模块1610类似，编码后处理模块1614在例如处理器的电路中实现，该电路被配置为执行各种编码后操作。这些编码后操作可以包括速率匹配操作，例如打孔、缩短和/或交织。在编码后处理模块1614的基于处理器的实现中，配置处理器执行编码后操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。在一个实施例中，编码后处理模块1614从将在传输之前应用于码字的打孔或缩短方案导出打孔或缩短方案。指示受编码后操作影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息，可以反馈给代码处理模块1610，存储到存储器1612中，或者以其他方式由编码后处理模块1614使其可用于代码处理模块1610。
在代码处理模块1610的一些实施例中，可以基于来自编码后处理模块1614的信息来确定编码参数和/或有序子信道序列。例如，可以基于编码后处理模块1614确定的速率匹配方案来确定有序子信道序列。相反地，在一些其他实施例中，编码后处理模块1614可以基于代码处理模块1610确定的编码参数和/或有序子信道序列来确定速率匹配方案。在又一些其他实施例中，共同执行和优化在代码处理模块1610和编码后处理模块1614内进行的确定。
装置1600可以实现本文公开的各种其他特征中的任何特征。例如，编码器模块1604、发送器模块1606、代码处理模块1610和/或编码后处理模块1614可以被配置为实现本文列出或以其他方式描述的编码特征中的任何一个或多个。
在一些替换实施例中，本文描述的编码器模块1604、发送器模块1606、代码处理模块1610和/或编码后处理模块1614的功能可以完全或部分地在硬件或者替换地在软件中实现，例如在存储在例如1612的存储器中并由装置1600的一个或多个处理器执行的模块中实现。
因此，装置可以包括处理器以及例如1612的存储器，存储器耦合到处理器，存储指令，指令在由处理器执行时使得处理器执行与本文描述的编码器模块1604、发送器模块1606、代码处理模块1610和/或编码后模块1614有关的功能和/或实施例。
图17是用于接收和解码码字的示例装置的框图。装置1700包括接收器模块1704，其被配置为接收无线发送的信号，并且耦合到解码器模块1706。装置1700还包括耦合到解码器模块1706和预解码处理模块1714的代码处理模块1710。预解码处理模块1714还耦合到解码器模块1706和接收器模块1704。图17中还示出的存储器1712耦合到解码器模块1706、代码处理模块1710、接收器模块1704以及预解码处理模块1714。
虽然未示出，但是接收器模块1704可以包括天线、解调器、放大器和/或接收链的其他模块或组件，或者替换地可以被配置为与单独的(射频-RF)接收模块交互。例如，装置1700的所有模块1704、1706、1710、1712、1714中的一些可以在硬件或电路(例如，在一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合)中实现，以接收如本文所述的基于极化码的码字的字。在1720处输出经解码的比特以用于进一步的接收器处理。
在一些实施例中，存储器1712是非暂时性计算机可读介质，其包括由处理器执行以实现和/或控制图17中的接收器模块1704、解码器模块1706、代码处理模块1710和预解码处理模块1714的操作，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以仅通过使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。在1712处，软件产品可以存储在非易失性或非暂时性存储介质中，该存储介质可以是例如CD-ROM、USB闪存盘或可移动硬盘。
解码器模块1706在例如处理器的电路中实现，该电路被配置为解码如本文所公开的接收的码字。在解码器模块1706的基于处理器的实现中，配置处理器执行解码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质可以包括，例如在存储器1712中，一个或多个固态存储器设备和/或具有可移动和可能可拆装的存储介质的存储器设备。
代码处理模块1710在电路中实现，该电路被配置为确定(并存储到存储器1712)有序子信道序列。在代码处理模块1710的基于处理器的实现中，配置处理器执行代码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。表示有序子信道序列和/或所选择的子信道的信息可以由代码处理模块1710提供给解码器模块1706，用于解码接收的字，和/或由代码处理模块1710存储在存储器1712中，用于解码器模块1706的后续使用。
与解码器模块1706和代码处理模块1710类似，预解码处理模块1714在例如处理器的电路中实现，该电路被配置为执行预解码操作。这些操作可以包括接收器/解码器侧速率匹配操作，也称为解速率匹配操作，例如去打孔和/或去缩短以反转在例如编码器/发送器侧应用的打孔/缩短。在预解码处理模块1714的基于处理器的实现中，配置处理器执行预解码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。在一个实施例中，预解码处理模块1714从将应用于接收的码字的打孔或缩短方案导出打孔或缩短方案。指示受预解码处理影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息，可以被反馈给代码处理模块1710，存储到存储器1712中，或者以其他方式由预解码处理模块1714使其可用于代码处理模块1710。
在代码处理模块1710的一些实施例中，可以基于来自预解码处理模块1714的信息来确定有序子信道序列。例如，可以基于预解码处理模块1714确定的速率匹配方案来确定有序子信道序列。相反地，在一些其他实施例中，预解码处理模块1714可以基于代码处理模块1710确定的编码参数和/或有序子信道序列来确定速率匹配方案。在又一些其他实施例中，共同执行和优化在代码处理模块1710和预解码处理模块1714内进行的确定。
在一些替换实施例中，本文描述的接收器模块1704、解码器模块1706、代码处理模块1710和/或预解码处理模块1714的功能可以完全或部分地在软件或模块中实现，例如，在存储在存储器1712中并由装置1700的一个或多个处理器执行的接收和解码模块中实现。
因此，装置可以包括处理器，以及例如1712的存储器，存储器耦合到处理器，存储指令，指令在由处理器执行时使得处理器执行本文公开的功能和/或实施例，或者执行与本文公开的发送/编码操作相对应的接收/解码操作。
装置1700可以实现本文公开的各种其他特征中的任何特征。例如，解码器模块1706、接收器模块1704、代码处理模块1710和/或预解码处理模块1714可以被配置为实现与上述编码/发送特征相对应的接收/解码特征中的任何一个或多个。
在一个实施例中，一种装置包括：接收器，例如1504、1704，用于接收基于极化码的N比特码字的字；以及解码器，例如1506、1706，其耦合到接收器，从而以少于log2N的LLR级来解码所接收的字。可以使用被配置为解码所接收的字的处理器来实现解码器，处理器的示例在本文提供。
基于本公开，装置实施方式的变型对于技术人员而言可以是或变得显而易见。例如，在实施例中，可以单独地或以各种组合中的任何一种提供以下中的任何一个或多个：
LLR级包括高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数；
低阶极化码内核是2乘2极化码内核；
这些函数包括以下A、B、C和D函数或与其一致的等效函数中的一个或多个：
·A函数：llr0'＝sgn(llr0)·sgn(llr1)·sgn(llr2)·sgn(llr3)·min(|llr0|,|llr1|,|llr2|,|llr3|)
·B函数：
，或等效的
·C函数：
或等效的
·D函数：
或等效的
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
这些函数包括以下A8函数或与其一致的等效函数中的一个或多个：
·A8_0函数：
llr0’＝
sgn(llr0)*sgn(llr1)*sgn(llr2)*sgn(llr3)*sgn(llr4)*sgn(llr5)*sgn(llr6)*sgn(llr7)*min{|llr0|,
|llr1|,|llr2|,|llr3|,|llr4|,|llr5|,|llr6|,|llr7|}
·A8_1函数：
·A8_2函数：
llr2'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_3函数：
·A8_4函数：
llr4'＝sgn(temp1)·sgn(temp2)·sgn(temp3)·sgn(temp4)·min(|temp1|,|temp2|,|temp3|,|temp4|)
·A8_5函数：
·A8_6函数：
llr6'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_7函数：
其中：
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
LLR级包括具有f和g节点的LLR级，该f和g节点分别应用以下函数或与其一致的等效函数：
f函数：llr0'＝sgn(llr0)·sgn(llr1)·min(|llr0|,|llr1|)
g函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
解码器包括列表解码器。
这里公开的装置可以例如在用户设备、通信网络设备或两者中实现。在一些实施例中，可以使用一个或多个处理器和存储由一个或多个处理器执行的指令的非暂时性计算机可读介质来实现装置。
图18示出了可以实现本公开的实施例的示例通信系统1800。通常，通信系统100使多个无线或有线元件能够传送数据和其他内容。通信系统1800的目的可以是经由广播、窄播、用户设备向用户设备等提供内容(语音、数据、视频、文本)。通信系统1800可以通过共享资源，例如带宽，来操作。
在该示例中，通信系统1800包括电子设备(ED)1810a-1810c、无线电接入网络(radio access network，RAN)1820a-1820b、核心网络1830、公共交换电话网络(publicswitched telephone network，PSTN)1840、因特网1850和其他网络1860。尽管图18中示出了一些数量的这些组件或元件，但是可以包括任何合理数量的这些组件或元件。
ED 1810a-1810c和基站1870a-1870b是可以被配置为实现本文描述的一些或全部功能和/或实施例的通信设备的示例。例如，ED 1810a-1810c和基站1870a-1870b中的任何一个可以被配置为实现上述编码或解码功能(或两者)。在另一个例子中，ED1810a-1810c和基站1870a-1870b中的任何一个可以包括上面结合图16和图17描述的装置1600、装置1700，或两者。
ED 1810a-1810c被配置为在通信系统1800中操作、通信或两者。例如，ED 1810a-1810c被配置为经由无线或有线通信信道发送、接收或两者。ED 1810a-1810c中的每个表示用于无线操作的任何合适的终端用户设备，并且可以包括这样的设备(或可以称为)：用户设备/设备(UE)、无线发送/接收单元(wireless transmit/receive unit，WTRU)、移动站、固定或移动用户单元、蜂窝电话、站(station，STA)、机器类型通信(machine typecommunication，MTC)设备、个人数字助理(personal digital assistant，PDA)、智能电话、笔记本电脑、计算机、平板电脑、无线传感器或消费电子设备。
在图18中，RAN 1820a-1820b分别包括基站1870a-1870b。基站1870a-1870b中的每个被配置为与ED 1810a-1810c中的一个或多个无线交互，以使得能够接入任何其他基站1870a-1870b、核心网络1830、PSTN 1840、因特网1850和/或其他网络1860。例如，基站1870a-1870b可以包括(或者是)几个众所周知的设备中的一个或多个，例如基站收发信站(base transceiver station，BTS)、节点-B(Node-B，NodeB)、演进的NodeB(evolvedNodeB，eNodeB)、家庭eNodeB、gNodeB、传输点(transmission point，TP)、站点控制器、接入点(access point，AP)或无线路由器。任何ED 1810a-1810c可以替换地或另外地被配置为与任何其他基站1870a-1870b、互联网1850、核心网络1830、PSTN 1840、其他网络1860或前面的任何组合进行交互、接入或通信。通信系统1800可以包括RAN，例如RAN 1820b，其中相应的基站1870b经由因特网1850接入核心网络1830，如图所示。
ED 1810a-1810c和基站1870a-1870b是可以被配置为实现本文描述的一些或全部功能和/或实施例的通信设备的示例。在图18所示的实施例中，基站1870a形成RAN1820a的一部分，RAN 1820a可以包括其他基站、基站控制器(base station controller，BSC)、无线电网络控制器(radio network controller，RNC)、中继节点、元件和/或设备。任何基站1870a、1870b可以是单个元件，如图所示，或者是多个元件，分布在相应的RAN中，或者是其他方式。此外，基站1870b形成RAN 1820b的一部分，RAN1820b可以包括其他基站、元件和/或设备。基站1870a-1870b中的每个在特定地理范围或区(有时被称为“小区”或“覆盖区域”)内发送和/或接收无线信号。可以将小区进一步划分为小区扇区，并且基站1870a-1870b可以例如使用多个收发器来向多个扇区提供服务。在一些实施例中，可以建立微微或毫微微小区，其中无线电接入技术支持这种微微或毫微微小区。在一些实施例中，多个收发器可以用于每个小区，例如使用多输入多输出(multiple-input multiple-output，MIMO)技术。所示的RAN 1820a-1820b的数量仅是示例性的。在设计通信系统1800时可以预想任何数量的RAN。
基站1870a-1870b使用无线通信链路，例如射频(RF)、微波、红外(infrared，IR)等，通过一个或多个空中接口1890与ED 1810a-1810c中的一个或多个通信。空中接口1890可以使用任何合适的无线电接入技术。例如，通信系统1800可以在空中接口1890中实现一种或多种信道接入方法，例如码分多址(code division multiple access，CDMA)、时分多址(time division multiple access，TDMA)、频分多址(frequency division multipleaccess，FDMA)、正交FDMA(orthogonal FDMA，OFDMA)或单载波FDMA(single-carrier FDMA，SC-FDMA)。
基站1870a-1870b可以实现通用移动电信系统(Universal MobileTelecommunication System，UMTS)地面无线电接入(UMTS Terrestrial Radio Access，UTRA)以使用宽带CDMA(wideband CDMA，WCDMA)建立空中接口1890。这样，基站1870a-1870b可以实现例如HSPA、HSPA+之类的协议，可选地包括HSDPA、HSUPA或两者。可替换地，基站1870a-1870b可以使用LTE、LTE-A和/或LTE-B与演进的UTMS地面无线电接入(Evolved UTMSTerrestrial Radio Access，E-UTRA)建立空中接口1890。预想的是，通信系统1800可以使用多信道接入功能，包括如上所述的这种方案。用于实现空中接口的其他无线电技术包括IEEE 802.11,802.15,802.16、CDMA2000、CDMA2000 1X、CDMA2000 EV-DO、IS-2000、IS-95、IS-856、GSM、EDGE和GERAN。当然，可以使用其他多址方案和无线协议。
RAN 1820a-1820b与核心网络1830通信，以向ED 1810a-1810c提供各种服务，例如语音、数据和其他服务。RAN 1820a-1820b和/或核心网络1830可以与一个或多个其他RAN(未示出)直接或间接通信，该一个或多个其他RAN可以或可以不由核心网络1830直接服务，并且可以使用或不使用与RAN 1820a、RAN 1820b或两者相同的无线电接入技术。核心网络1830还可以用作(1)RAN 1820a-1820b或ED 1810a-1810c或两者与之间的网关接入；(2)其他网络(例如PSTN 1840、互联网1850和其他网络1860)之间的网关接入。另外，ED 1810a-1810c中的一些或全部可以包括使用不同的无线技术和/或协议通过不同的无线链路与不同的无线网络通信的功能。代替无线通信(或除此之外)，ED 1810a-1810c可以经由有线通信信道与服务提供商或交换机(未示出)以及因特网1850通信。PSTN 1840可以包括提供普通老式电话服务(plain old telephone service，POTS)的电路交换电话网。因特网1850可以包括由计算机和子网(内联网)或两者组成的网络，并且包括例如IP、TCP、UDP的协议。ED1810a-1810c可以是能够根据多种无线电接入技术操作的多模设备，并且包含支持这些技术所必需的多个收发器。
图19A和图19B示出了可以实现根据本公开的方法和技术的示例设备。特别地，图19A示出了示例ED 1810，图19B示出了示例基站1870。这些组件可以在通信系统1800中或任何其他合适的系统中使用。
如图19A所示，ED 1810包括至少一个处理单元1900。处理单元1900实现ED1810的各种处理操作。例如，处理单元1900可以执行信号编码、数据处理、功率控制、输入/输出处理或者使ED 1810能够在通信系统1800中操作的任何其他功能。处理单元1900还可以被配置为实现以上更详细描述的一些或全部功能和/或实施例。每个处理单元1900包括被配置为执行一个或多个操作的任何合适的处理或计算设备。每个处理单元1900可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
ED 1810还包括至少一个收发器1902。收发器1902被配置为调制数据或其他内容以供至少一个天线或网络接口控制器(Network Interface Controller，NIC)1904传输。收发器1902还被配置为解调至少一个天线1904接收的数据或其他内容。每个收发器1902包括生成无线或有线传输的信号和/或处理无线或有线接收的信号的任何合适的结构。每个天线1904包括用于发送和/或接收无线或有线信号的任何合适的结构。可以在ED 1810中使用一个或多个收发器1902，并且可以在ED 1810中使用一个或多个天线1904。虽然示为单个功能单元，但是也可以使用至少一个发送器和至少一个单独的接收器来实现收发器1902。
ED 1810还包括一个或多个输入/输出设备1906或接口(例如到因特网1850的有线接口)。输入/输出设备1906允许与用户或网络中的其他设备交互。每个输入/输出设备1906包括用于向用户提供信息或从用户接收信息的任何合适的结构，例如扬声器、麦克风、小键盘、键盘、显示器或触摸屏，包括网络接口通信。
另外，ED 1810包括至少一个存储器1908。存储器1908存储由ED 1810使用、生成或收集的指令和数据。例如，存储器1908可以存储被配置为实现上面描述的由处理单元1900执行的一些或所有功能和/或实施例的软件指令或模块。每个存储器1908包括任何合适的易失性和/或非易失性存储和检索设备。可以使用任何合适类型的存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘、光盘、用户识别模块(subscriber identity module，SIM)卡、记忆棒、安全数字(secure digital，SD)存储卡等。
如图19B所示，基站1870包括至少一个处理单元1950、至少一个发送器1952、至少一个接收器1954、一个或多个天线1956、至少一个存储器1958以及一个或多个输入/输出设备或接口1966。可以使用未示出的收发器代替发送器1952和接收器1954。调度器1953可以耦合到处理单元1950。调度器1953可以包括在基站1870内或与基站1870分开操作。处理单元1950实现基站1870的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理或任何其他功能。处理单元1950还可以被配置为实现以上更详细描述的一些或全部功能和/或实施例。每个处理单元1950包括被配置为执行一个或多个操作的任何合适的处理或计算设备。每个处理单元1950可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
每个发送器1952包括生成用于向一个或多个ED或其他设备进行无线或有线传输的信号的任何合适的结构。每个接收器1954包括用于处理从一个或多个ED或其他设备无线地或有线地接收的信号的任何合适的结构。尽管示出为单独的组件，但是至少一个发送器1952和至少一个接收器1954可以组合成收发器。每个天线1956包括用于发送和/或接收无线或有线信号的任何合适的结构。虽然这里示出的公共天线1956耦合到发送器1952和接收器1954，但是一个或多个天线1956可以耦合到发送器1952，并且一个或多个单独的天线1956可以耦合到接收器1954。每个存储器1958包括任何合适的易失性和/或非易失性存储和检索设备，例如上面结合ED 1810描述的那些。存储器1958存储由基站1870使用、生成或收集的指令和数据。例如，存储器1958可以存储被配置为实现上面描述的由处理单元1950执行的一些或所有功能和/或实施例的软件指令或模块软件指令或模块。
每个输入/输出设备1966允许与网络中的用户或其他设备交互。每个输入/输出设备1966包括用于向用户提供信息或从用户接收提供信息的任何合适的结构，包括网络接口通信。
提供一些实施例的先前描述以使得本领域任何技术人员能够制作或使用根据本公开的装置、方法或处理器可读介质。
这些实施例的各种修改对于本领域技术人员来说是显而易见的，并且这里描述的方法和设备的一般原理可以应用于其他实施例。因此，本公开不旨在限于本文所示的实施例，而是与符合本文公开的原理和新颖特征的最宽范围相一致。
例如，尽管主要参考比特来描述实施例，但是其他实施例可以涉及非二进制和/或多比特符号。如果一个子信道可以发送一个以上的比特，则可以将几个比特组合成定义的字母表中的符号，并且为每个子信道编码非二进制符号。因此，极化内核不限于二进制内核。还预想了符号级(有限域)或非二进制内核。相对于二进制内核，非二进制内核因其更高的极化程度可以是优选的。然而，对于非二进制内核，解码计算复杂度更高，因为解码器将处理多比特符号而不是比特。
非二进制内核具有二进制内核的特性。此外，非二进制内核可以与二进制内核组合或级联以形成一个极化码。尽管本文使用Arikan 2乘2二进制内核作为示例，但是所公开的特征可以扩展到其他类型的偏振内核。
本公开主要以2乘2内核作为示例以说明和解释说明性实施例。然而，应当理解的是，本文所公开的选择子信道的技术也可以应用于其他类型的极化内核，例如非两个素数维数内核，非主要维数内核和/或由内核的不同(主要或非主要)维数的组合形成的更高维数内核。
如上所述，已经选择极化码用于新的5G空中接口，也被称为5G新无线电(NR)，的上行链路和下行链路eMBB控制信道编码。本文公开的技术不仅可以用于控制信道上的控制数据，还可以用于或替换地用于控制任何类型的信道(例如数据信道)上的其他类型的数据(例如用户数据)。

Claims (16)

1.一种方法，包括：
接收基于极化码的N比特码字的字；并且
使用少于log2N的对数似然比LLR级来解码所接收的字。
2.根据权利要求1所述的方法，其中，所述LLR级包括高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数。
3.根据权利要求2所述的方法，其中，所述低阶极化码内核是2乘2极化码内核。
4.根据权利要求2或3所述的方法，其中，所述函数包括以下A、B、C和D函数或与其一致的等效函数中的一个或多个：
·A函数：llr0'＝sgn(llr0)·sgn(llr1)·sgn(llr2)·sgn(llr3)·min(|llr0|,|llr1|,|llr2|,|llr3|)
·B函数：
，
或等效的
·C函数：
或等效的
·D函数：
或等效的
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
5.根据权利要求2或3所述的方法，其中，所述函数包括以下A8函数或与其一致的等效函数中的一个或多个：
·A8_0函数：
llr0’＝
sgn(llr0)*sgn(llr1)*sgn(llr2)*sgn(llr3)*sgn(llr4)*sgn(llr5)*sgn(llr6)*sgn(llr7)*min{|llr0|,|llr1|,|llr2|,|llr3|,|llr4|,|llr5|,|llr6|,|llr7|}
·A8_1函数：
·A8_2函数：
llr2'＝sgn(temp1)·sgn(temp2)·min|temp1|,|temp2|)
·A8_3函数：
·A8_4函数：
llr4'＝sgn(temp1)·sgn(temp2)·sgn(temp3)·sgn(temp4)·min(|temp1|,|temp2|,|temp3|,|temp4|)
·A8_5函数：
·A8_6函数：
llr6'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_7函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
6.根据权利要求1至5中任一项所述的方法，其中，所述LLR级包括具有f和g节点的LLR级，所述f和g节点分别应用以下函数或与其一致的等效函数：
f函数：llr0'＝sgn(llr0)·sgn(llr1)·min(|llr0|,|llr1|)
g函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；并且
min()是取最小值。
7.根据权利要求1至6中任一项所述的方法，其中，所述解码包括列表解码。
8.一种装置，包括：
接收器，用于接收基于极化码的N比特码字的字；以及
解码器，耦合到所述接收器，从而以少于log2N的对数似然比LLR级来解码所接收的字。
9.根据权利要求8所述的装置，其中，所述LLR级包括高阶LLR级，其中，节点实现基于低阶极化码内核的组合的函数。
10.根据权利要求8所述的装置，其中，所述低阶极化码内核是2乘2极化码内核。
11.根据权利要求9或10所述的装置，其中，所述函数包括以下A、B、C和D函数或与其一致的等效函数中的一个或多个：
·A函数：llr0'＝sgn(llr0)·sgn(llr1)·sgn(llr2)·sgn(llr3)·min(|llr0|,|llr1|,|llr2|,|llr3|)
·B函数：
，或等效的
·C函数：
或等效的
·D函数：
或等效的
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
12.根据权利要求9或10所述的装置，其中，所述函数包括以下A8函数或与其一致的等效函数中的一个或多个：
·A8_0函数：
llr0＝
sgn(llr0)*sgn(llr1)*sgn(llr2)*sgn(llr3)*sgn(llr4)*sgn(llr5)*sgn(llr6)*sgn(llr7)*min{|llr0|,|llr1|,|llr2|,|llr3|,|llr4|,|llr5|,|llr6|,|llr7|}
·A8_1函数：
·A8_2函数：
llr2'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_3函数：
·A8_4函数：
llr4'＝sgn(temp1)·sgn(temp2)·sgn(temp3)·sgn(temp4)·min(|temp1|,|temp2|,|temp3|,|temp4|)
·A8_5函数：
·A8_6函数：
llr6'＝sgn(temp1)·sgn(temp2)·min(|temp1|,|temp2|)
·A8_7函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；
min()是取最小值；
并且
是XOR。
13.根据权利要求8至12中任一项所述的装置，其中，所述LLR级包括具有f和g节点的LLR级，所述f和g节点分别应用以下函数或与其一致的等效函数：
f函数：llr0'＝sgn(llr0)·sgn(llr1)·min(|llr0|,|llr1|)
g函数：
其中，
是估计的比特值；
llrx是输入LLR值；
llrx'是输出LLR值；并且
min()是取最小值。
14.根据权利要求8至13中任一项所述的装置，其中，所述解码器包括列表解码器。
15.一种用户设备，包括根据权利要求8至14中任一项所述的装置。
16.一种通信网络设备，包括根据权利要求8至14中任一项所述的装置。
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