CN109560064B - 集成电路及离散式锥形内连线 - Google Patents

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Abstract

本发明公开一种集成电路及离散式锥形内连线。离散式锥形内连线在集成电路内的第一电子电路与第二电子电路之间形成内连线。所述离散式锥形内连线包括：第一组的多个平行导体，位于半导体层堆叠的各金属层中的第一金属层中；以及第二组的多个平行导体，位于所述半导体层堆叠的各金属层中的第二金属层中。随着所述离散式锥形内连线在所述第一电子电路及/或所述第二电子电路之间穿越，所述第一组的多个平行导体有效地使所述离散式锥形内连线呈锥形。所述离散式锥形内连线的此种锥形可为不对称性锥形或对称性锥形。所述第二组的多个平行导体被构形及排列成在所述第一组的多个平行导体中的各种平行导体之间形成各种内连线。

Description

集成电路及离散式锥形内连线
技术领域
本发明的实施例是关于一种集成电路(IC)工艺，特别是集成电路及离散式锥形内连线。
背景技术
半导体制作工艺的持续改进已使得制造商及设计者能够形成更小且更强大的电子装置。半导体装置制作已从在1971年左右所达到的10μm半导体制作工艺发展到在2012年左右所达到的22nm半导体制作工艺。预期半导体装置制作在2019年左右会进一步发展到5nm半导体制作工艺。随着半导体制作工艺的每一次发展，集成电路的组件已变得更小，从而使得能够将更多的组件制作到半导体衬底上。然而，随着半导体制作工艺的每一次发展，在形成集成电路时已显露出了新的挑战。一项此种新的挑战与集成电路内的各种电路之间的内连线有关。对于较先进的技术节点(例如5nm半导体制作工艺)，内连线的电阻及/或电容可能为大的且可能使在内连线内传播的信号的电特性降级。
发明内容
本发明的实施例中详细说明一种集成电路。集成电路包括第一电子电路、第二电子电路、以及离散式锥形内连线。离散式锥形内连线耦合在所述第一电子电路与所述第二电子电路之间。离散式锥形内连线包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。述多个导体中的第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中，所述第一组平行导体被构形及排列成使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形。所述多个导体中的第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中，所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
本发明的实施例中详细说明一种不对称性离散式锥形内连线，其包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。所述第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中。所述第一组平行导体中的每一导体被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成不对称性离散式锥形。所述第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中。所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
本发明的实施例中详细说明一种对称性离散式锥形内连线，其包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。所述第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中。所述第一组平行导体被表征为包括多个导体群组，所述多个导体群组中的每一导体群组包括所述第一组平行导体中的至少两个导体。所述多个导体群组中的每一导体群组被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成对称性离散式锥形。所述多个导体中的第二组平行导体位于所述半导体堆栈的所述多个金属层中的第二金属层中。所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
附图说明
结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明根据本发明示例性实施例的示例性集成电路的框图。
图2说明根据本发明示例性实施例的示例性集成电路的第一示例性离散式锥形内连线的电子架构设计。
图3说明根据本发明示例性实施例的示例性集成电路的第二示例性离散式锥形内连线的电子架构设计。
图4说明根据本发明示例性实施例对第一示例性离散式锥形内连线及第二示例性离散式锥形内连线在电子架构设计内的示例性集成的示例性操作的流程图。
图5说明根据本发明示例性实施例用于实作第一示例性离散式锥形内连线及第二示例性离散式锥形内连线在电子架构设计内的示例性集成的示例性计算机系统的框图。
附图标号说明
100：集成电路；
102：第一电子电路；
104：第二电子电路；
106：离散式锥形内连线；
200：不对称性离散式锥形内连线/锥形内连线；
202.1、…、202.(a-1)、202.a、202.(a+1)、…、202.m、204.1、…、204.i、302.1、…、302.(a-1)、302.a、302.(a+1)、…、302.m：平行导体；
206.1、206.2、…、206.c：不对称性线性楼梯段；
300：对称性离散式锥形内连线/锥形内连线；
304.1、304.2、…、304.c：对称性线性楼梯段；
400：操作流程；
402、404、406、408、410、412：操作；
500：计算机系统；
502：用户输入/输出接口；
503：用户输入/输出装置；
504：处理器；
506：通信基础结构或总线；
508：主存储器/主要存储器；
510：辅助存储装置/辅助存储器；
512：硬盘驱动器；
514：可装卸存储装置/可装卸存储驱动器；
518、522：可装卸存储单元；
520：接口；
524：通信接口/网络接口；
526：通信路径；
528：远程装置、远程网络、远程实体。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用并非自身表示所述的各种实施例及/或配置之间的关系。
概述
本发明公开一种离散式锥形内连线，其在集成电路内的第一电子电路(举例而言：传送器)与第二电子电路(举例而言：接收器)之间形成内连线。所述离散式锥形内连线包括：第一组的多个平行导体，位于半导体层堆叠的各金属层中的第一金属层中；以及第二组的多个平行导体，位于所述半导体层堆叠的各金属层中的第二金属层中。在本文中，用语“第一金属层”及“第二金属层”仅用于在半导体层堆叠的各金属层之间进行区分。用语“第一金属层”及“第二金属层”无需分别是半导体层堆叠的第一金属层及第二金属层。而是，相关领域中的技术人员应认识到，用语“第一金属层”及“第二金属层”可为半导体层堆叠的任两个不同的金属层。随着所述离散式锥形内连线在所述第一电子电路及/或所述第二电子电路之间穿越，所述第一组的多个平行导体有效地使所述离散式锥形内连线呈锥形。所述离散式锥形内连线的此种锥形可为不对称性锥形或对称性锥形。所述第二组的多个平行导体被构形及排列成在所述第一组的多个平行导体中的各种平行导体之间形成各种内连线。
第一示例性集成电路
图1说明根据本发明示例性实施例的示例性集成电路的框图。集成电路100可包括在半导体层堆叠的一个或多个扩散层、一个或多个多晶硅层、及/或金属层上制作的模拟电路及/或数字电路。此外，集成电路100可包括位于半导体层堆叠的金属层内的一个或多个离散式锥形内连线，以对模拟电路及/或数字电路进行内连。如图1中所说明，集成电路100包括通过离散式锥形内连线106通信地耦合到第二电子电路104的第一电子电路102。
第一电子电路102及第二电子电路104可包括一个或多个模拟电路、一个或多个数字电路、及/或一个或多个混合信号电路。所述一个或多个模拟电路对随时间连续变化的一个或多个模拟信号进行操作。所述一个或多个模拟电路可包括一个或多个电流源、一个或多个电流镜、一个或多个放大器、一个或多个带隙参考、及/或在不背离本发明的精神及范围的条件下相关领域中的技术人员将明了的其他适合模拟电路。所述一个或多个数字电路对具有一个或多个离散电平的一个或多个数字信号进行操作。所述一个或多个数字电路可包括一个或多个逻辑门(例如，提供一些实例：逻辑与(AND)门、逻辑或(OR)门、逻辑异或(XOR)门、逻辑同(XNOR)门、或逻辑非(NOT)门)及/或在不背离本发明的精神及范围的条件下相关领域中的技术人员将明了的其他适合数字电路。所述一个或多个混合信号电路表示所述一个或多个模拟电路与所述一个或多个数字电路的组合。在示例性实施例中，第一电子电路102及第二电子电路104可表示选自预定义标准单元库的一个或多个标准单元。所述一个或多个标准单元包括在半导体层堆叠的一个或多个扩散层、一个或多个多晶硅层及/或金属层上、及/或在所述半导体层堆叠的各种层之间的一个或多个内连线上制作的一个或多个半导体装置。
如图1中所说明，离散式锥形内连线106在第一电子电路102与第二电子电路104之间形成内连线。在示例性实施例中，离散式锥形内连线106包括：第一组的多个平行导体，位于半导体层堆叠的各金属层中的第一金属层中；以及第二组的多个平行导体，位于半导体层堆叠的各金属层中的第二金属层中。在图1所说明的示例性实施例中，随着所述一个或多个离散式锥形内连线在第一电子电路102与第二电子电路104之间穿越，所述第一组的多个平行导体有效地使所述一个或多个离散式锥形内连线呈锥形。离散式锥形内连线106的此种锥形可如以下将在图2中所论述是不对称性锥形、或可如以下将在图3中所论述是对称性锥形。此外，离散式锥形内连线106的此种锥形降低第一电子电路102与第二电子电路104之间的净延迟(net delay)，从而为集成电路100得到更高的操作频率。举例来说，离散式锥形内连线106通过减小离散式锥形内连线106在第一电子电路102上存在的负载(例如电阻)来降低净延迟。在示例性实施例中，在集成电路100的一个或多个关键信号路径内实作离散式锥形内连线106。
所述第二组的多个平行导体被构形及排列成在所述第一组的多个平行导体中的各种平行导体之间形成各种内连线。在示例性实施例中，所述第一组的多个平行导体及所述第二组的多个平行导体是矩形的。然而，相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，所述第一组的多个平行导体及所述第二组的多个平行导体可存在其他构形及排列，举例而言：直角梯形。
第一示例性离散式锥形内连线
图2说明根据本发明示例性实施例的示例性集成电路的第一示例性离散式锥形内连线的电子架构设计。图2中所说明的电子架构设计是在以下方面对不对称性离散式锥形内连线200的表示：与位于半导体层堆叠的金属层中的材料图案对应的平面几何形状、所述平面几何形状的位置、及/或所述平面几何形状之间的内连线。在图2所说明的示例性实施例中，不对称性离散式锥形内连线200包括：第一组平行导体202.1至202.m，位于半导体层堆叠的各金属层中的第一金属层中；以及第二组平行导体204.1至204.i，位于半导体层堆叠的各金属层中的第二金属层中。如以下将阐述，第一组平行导体202.1至202.m的长度可彼此不同，从而使锥形内连线200形成不对称性锥形。不对称性离散式锥形内连线200可表示以上在图1中所述的离散式锥形内连线106的示例性实施例。
第一组平行导体202.1至202.m位于半导体层堆叠的各金属层中的在图2中使用暗实心灰色阴影所说明的第一金属层中。虽然第一组平行导体202.1至202.m被说明为包括一个平行导体，但此仅是出于说明性目的。相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，第一组平行导体202.1至202.m中的一者或多者可包括多于一个平行导体。在示例性实施例中，第一组平行导体202.1至202.m包括奇数个平行导体，例如，提供一些实例：三个平行导体、五个平行导体、或七个平行导体。然而，相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，作为另一选择，第一组平行导体202.1至202.m可包括偶数个平行导体，例如，提供一些实例：两个平行导体、四个平行导体、或六个平行导体。第一组平行导体202.1至202.m可使用一种或多种导电材料来形成，例如钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)、铂(Pt)、或在不背离本发明的精神及范围的条件下相关领域中的技术人员将明了的任何其他适合导电材料。如图2中所说明，第一组平行导体202.1至202.m是沿水平轴(例如沿笛卡尔坐标系的x轴)设置。此外，第一组平行导体202.1至202.m中的每一平行导体的第一侧被排列成与垂直于水平轴的垂直轴(例如笛卡尔坐标系的y轴)重合。在示例性实施例中，第一组平行导体202.1至202.m中的每一平行导体的第一侧通信地耦合到一个或多个第一模拟电路、一个或多个第一数字电路、及/或一个或多个第一混合信号电路(举例而言：第一电子电路102)。在此示例性实施例中，第一组平行导体202.1至202.m的第一侧被有效地彼此短接。
第一组平行导体202.1至202.m可被表征为具有宽度W1至Wm中的对应宽度以及长度L1至Lm中的对应长度。在图2所说明的示例性实施例中，长度L1至Lm表示沿水平轴的距离，且宽度W1至Wm表示沿垂直轴的距离。如图2中所说明，第一组平行导体202.1至202.m的宽度W1至Wm是彼此实质上相似的。在示例性实施例中，宽度W1至Wm对应于由半导体制作代工厂及/或半导体制作技术节点界定的最小宽度。此种最小宽度适用于集成电路(举例而言：集成电路100)内的其他内连线，从而消除对为第一组平行导体202.1至202.m设计及/或制作专门化内连线的需要，这提高了集成电路的布线效率。
另外，在图2所说明的示例性实施例中，第一组平行导体202.1至202.m的长度L1至Lm可彼此不同。长度L1至Lm之间的此种差异可表征为：
La>La-1>La+1…>Lm>L1 (1)
其中长度La对应于平行导体202.1至202.m中的平行导体202.a，长度La-1对应于平行导体202.1至202.m中的平行导体202.(a-1)，长度La+1对应于平行导体202.1至202.m中的平行导体202.(a+1)，长度Lm对应于平行导体202.1至202.m中的平行导体202.m，且长度L1对应于平行导体202.1至202.m中的平行导体202.1。在图2所说明的示例性实施例中，第一组平行导体202.1至202.m中具有长度L1至Lm中的最大长度的平行导体(举例而言：具有长度La的平行导体202.a)的第二侧通信地耦合到一个或多个第二模拟电路、一个或多个第二数字电路、及/或一个或多个第二混合信号电路(举例而言：第二电子电路104)。在此示例性实施例中，由于长度L1至Lm之间的差异，第一组平行导体202.1至202.m中的所有其他平行导体的第二侧均未通信地耦合到所述一个或多个第二模拟电路、所述一个或多个第二数字电路、及/或所述一个或多个第二混合信号电路。在示例性实施例中，可通过下式相对于具有长度La的平行导体202.a来确定第一组平行导体202.1至202.m的长度L1至Lm：
Figure BDA0001497249680000071
其中L[k]表示平行导体202.1至202.m中的平行导体k的长度，R[k]表示平行导体k与平行导体202.a之间的整数关系，长度La表示平行导体202.a的长度，且m表示第一组平行导体202.1至202.m中的平行导体的编号。举例来说，如图2中所说明，平行导体202.1至202.m中具有第二最大长度(即R＝2)的平行导体202.(a-1)的长度La-1是
Figure BDA0001497249680000072
在此实例中，平行导体202.1至202.m中具有第三最大长度(即R＝3)的平行导体202.(a+1)的长度La+1是
Figure BDA0001497249680000073
此外，在实例中，平行导体202.1至202.m中具有第m最大长度(即R＝m)的平行导体202.1的长度L1是La-(m-1)*La。
m
此外，第一组平行导体202.1至202.m的长度L1至Lm之间的差异可如图2中所说明被表征为使锥形内连线200形成不对称性锥形。在示例性实施例中，此种不对称性锥形是相对于第一组平行导体202.1至202.m中具有最大长度的第一平行导体(举例而言：具有长度La的平行导体202.a)不对称的。在此示例性实施例中，第一组平行导体202.1至202.m围绕平行导体202.a循序地交替，以形成不对称性锥形。另外，在此示例性实施例中，第一组平行导体202.1至202.m中具有第二最大长度的第二平行导体(举例而言：具有长度La-1的平行导体202.(a-1))及第一组平行导体202.1至202.m中具有第三最大长度的第三平行导体(举例而言：具有长度La+1的平行导体202.(a+1))分别邻近平行导体202.a的第一侧及第二侧而设置。第一组平行导体202.1至202.m围绕平行导体202.a的此种循序交替有效地使锥形内连线200从包括第一组平行导体202.1至202.m的第一侧到仅包括平行导体202.a的第二侧呈锥形。
在图2所说明的示例性实施例中，第一组平行导体202.1至202.m被构形及排列成矩形形状，以使不对称性离散式锥形内连线200形成不对称性分段式线性楼梯锥形(asymmetric piecewise linear staircase tapering)。然而，相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，第一组平行导体202.1至202.m可存在其他构形及排列，举例而言：直角梯形。如图2中所说明，此种不对称性分段式线性楼梯锥形可被表征为包括不对称性线性楼梯段(asymmetric linear staircase segment)206.1至206.c，不对称性线性楼梯段206.1至206.c在被组合时使不对称性离散式锥形内连线200形成不对称性分段式线性楼梯锥形。举例来说，线性楼梯段206.1包括平行导体202.a。在此实例中，线性楼梯段206.2包括平行导体202.a及平行导体202.(a-1)。类似地，在此实例中，线性楼梯段206.c包括第一组平行导体202.1至202.m。因此，不对称性线性楼梯段206.1至206.c比不对称性线性楼梯段206.1至206.c中其前面的线性楼梯段包括平行导体202.1至202.m中更多的平行导体。作为实例，线性楼梯段206.2包括平行导体202.1至202.m中的两个平行导体，且线性楼梯段206.1包括平行导体202.1至202.m中的一个平行导体。同样地，不对称性线性楼梯段206.1至206.c比不对称性线性楼梯段206.1至206.c中其后面的线性楼梯段包括平行导体202.1至202.m中更少的平行导体。作为实例，线性楼梯段206.1包括平行导体202.1至202.m中的一个平行导体，且线性楼梯段206.2包括平行导体202.1至202.m.中的两个平行导体。
第二组平行导体204.1至204.i位于半导体层堆叠的各金属层中的在图2中使用亮实心灰色阴影所说明的第二金属层中。在示例性实施例中，第二组平行导体204.1至204.i近似垂直于第一组平行导体202.1至202.m。举例来说，第一组平行导体202.1至202.m可沿水平轴(例如沿笛卡尔坐标系的x轴)设置，且第二组平行导体204.1至204.i可沿垂直轴(例如沿笛卡尔坐标系的y轴)设置。如图2中所说明，第二组平行导体204.1至204.i被构形及排列成在第一组平行导体202.l至202.m之间提供各种内连线。如图2中所说明，不对称性离散式锥形内连线200包括在图2中使用x□所示的通孔，以在第一组平行导体202.1至202.m与第二组平行导体204.1至204.i之间形成内连线。在某些情形中，所述通孔中的两者或更多者可被组合成在第一组平行导体202.1至202.m与第二组平行导体204.1至204.i之间形成内连线的一个或多个通孔桥接件。在图2所说明的示例性实施例中，不对称性线性楼梯段206.1至206.c中的每一不对称性线性楼梯段包括第二组平行导体204.1至204.i中相似数目的平行导体；然而，如相关领域中的技术人员将明了，在不背离本发明的精神及范围的条件下，不对称性线性楼梯段206.1至206.c中的一个或多个线性楼梯段可包括第二组平行导体204.1至204.i中不同数目的平行导体。在示例性实施例中，不对称性线性楼梯段206.1至206.c中的每一不对称性线性楼梯段内的第二组平行导体204.1至204.i分别与不对称性线性楼梯段206.1至206.c中的一个或多个相邻线性楼梯段内的第二组平行导体204.i至204.1由半导体制作代工厂及/或半导体制作技术节点界定的最小间隔分隔开。
第二示例性离散式锥形内连线
图3说明根据本发明示例性实施例的示例性集成电路的第二示例性离散式锥形内连线的电子架构设计。图3中所说明的电子架构设计是在以下方面对对称性离散式锥形内连线300的表示：与位于半导体层堆叠的金属层中的材料图案对应的平面几何形状、所述平面几何形状的位置、及/或所述平面几何形状之间的内连线。在图3所说明的示例性实施例中，对称性离散式锥形内连线300包括：第一组平行导体302.1至302.m，位于半导体层堆叠的各金属层中的第一金属层中；以及第二组平行导体204.1至204.i，位于半导体层堆叠的各金属层中的第二金属层中。虽然第一组平行导体302.1至302.m被说明为包括一个平行导体，但此仅是出于说明性目的。相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，第一组平行导体302.1至302.m中的一者或多者可包括多于一个平行导体。如以下将阐述，第一组平行导体302.1至302.m中各平行导体群组的长度可彼此不同，而每一平行导体群组内各平行导体的长度可彼此相似，从而使锥形内连线300形成对称性锥形。对称性离散式锥形内连线300可表示以上在图1中所述的离散式锥形内连线106的示例性实施例。
第一组平行导体302.1至302.m以与以上在图2中所述的第一组平行导体202.1至202.m实质上相似的方式位于半导体层堆叠的各金属层中的在图3中使用暗实心灰色阴影所说明的第一金属层中；因此，将仅更详细地阐述第一组平行导体302.1至302.m与第一组平行导体202.1至202.m之间的差异。第一组平行导体302.1至302.m可被表征为以与第一组平行导体202.1至202.m实质上相似的方式具有长度L1至Lm中的对应长度。然而，第一组平行导体302.1至302.m中各平行导体群组的长度L1至Lm可彼此不同，而平行导体群组中各平行导体的长度L1至Lm是实质上相似的。因此，第一组平行导体302.1至302.m的长度L1至Lm可被表征为：
La>{La-1,La+1}…>{L1,Lm} (3)
其中长度La对应于平行导体302.1至302.m中的平行导体302.a，群组{La-1,La+1}对应于平行导体302.1至302.m中的平行导体302.(a-1)的长度La-1及平行导体302.1至302.m中的平行导体302.(a+1)的长度La+1，且群组{L1,Lm}对应于平行导体302.1至302.m中的平行导体302.1的长度L1及平行导体302.1至302.m中的平行导体302.m的长度Lm。如此种表征所示，长度La大于长度La-1及长度La+1，且长度La-1约等于长度La+1。在示例性实施例中，可通过下式相对于具有长度La的平行导体302.a来确定第一组平行导体302.1至302.m中各平行导体群组的长度L1至Lm：
Figure BDA0001497249680000091
其中L[k]表示平行导体302.1至302.m中的第k平行导体群组的平行导体的长度，R[k]表示第k平行导体群组与平行导体302.a之间的整数关系，长度La表示平行导体302.a的长度，且m表示第一组平行导体302.1至302.m中的平行导体群组的编号。举例来说，如图3中所说明，平行导体302.1至302.m中具有第二最大长度(即R＝2)的第二平行导体群组中的平行导体302.(a-1)的长度La-1及平行导体302.(a+1)的长度La+1是
Figure BDA0001497249680000101
在图3所说明的示例性实施例中，第一组平行导体302.1至302.m中具有长度L1至Lm中的最大长度的平行导体(举例而言：具有长度La的平行导体302.a)的第二侧通信地耦合到一个或多个第二模拟电路、一个或多个第二数字电路、及/或一个或多个第二混合信号电路(举例而言：第二电子电路104)。在此示例性实施例中，由于第一组平行导体302.1至302.m中各平行导体群组的长度L1至Lm之间的差异，第一组平行导体302.1至302.m中的所有其他平行导体的第二侧均未通信地耦合到所述一个或多个第二模拟电路、所述一个或多个第二数字电路、及/或所述一个或多个第二混合信号电路。
此外，第一组平行导体302.1至302.m中各平行导体群组的长度L1至Lm之间的差异可如图3中所说明被表征为使锥形内连线300形成对称性锥形。在示例性实施例中，此种对称性锥形是相对于第一组平行导体302.1至302.m中具有最大长度的第一平行导体(举例而言：具有长度La的平行导体302.a)对称的。在此示例性实施例中，第一组平行导体302.1至302.m围绕平行导体302.a循序地交替，以形成对称性锥形。另外，在此示例性实施例中，第一组平行导体302.1至302.m中具有第二最大长度的第二平行导体群组(例如，提供一些实例：具有长度La+1的平行导体302.(a+1))及具有长度La-1的平行导体302.(a-1))分别位于平行导体302.a的第一侧及第二侧。第一组平行导体302.1至302.m围绕第一平行导体的此种循序交替有效地使锥形内连线300从包括第一组平行导体302.1至302.m的第一侧到仅包括平行导体302.a的第二侧呈锥形。
在图3所说明的示例性实施例中，第一组平行导体302.1至302.m被构形及排列成矩形形状，以使对称性离散式锥形内连线300形成对称性分段式线性楼梯锥形。然而，相关领域中的技术人员应认识到，在不背离本发明的精神及范围的条件下，第一组平行导体302.1至302.m可存在其他构形及排列，举例而言：直角梯形。如图3中所说明，对称性离散式锥形内连线300的此种对称性分段式线性楼梯锥形可被表征为包括对称性线性楼梯段304.1至304.c，对称性线性楼梯段304.1至304.c在被组合时使对称性离散式锥形内连线300形成对称性分段式线性楼梯锥形。举例来说，线性楼梯段304.1包括平行导体302.a。在此实例中，线性楼梯段304.2包括平行导体302.a、平行导体302.(a-1)、及平行导体302.(a+1)。类似地，在此实例中，线性楼梯段304.c包括第一组平行导体302.1至302.m。因此，对称性线性楼梯段304.1至304.c中的每一对称性线性楼梯段比对称性线性楼梯段304.1至304.c中其前面的线性楼梯段包括平行导体302.1至302.m中更多的平行导体。作为实例，线性楼梯段304.2包括平行导体302.1至302.m中的三个平行导体，且线性楼梯段304.1包括平行导体302.1至302.m中的一个平行导体。同样地，对称性线性楼梯段304.1至304.c中的每一对称性线性楼梯段比对称性线性楼梯段304.1至304.c中其后面的线性楼梯段包括平行导体302.1至302.m中更少的平行导体。作为实例，线性楼梯段304.1包括平行导体302.1至302.m中的一个平行导体，且线性楼梯段304.2包括平行导体302.1至302.m.中的三个平行导体。
第一示例性离散式锥形内连线及第二示例性离散式锥形内连线在电子架构设计内的示例性集成
图4说明根据本发明示例性实施例对第一示例性离散式锥形内连线及第二示例性离散式锥形内连线在电子架构设计内的示例性集成的示例性操作的流程图。本发明并非仅限于此操作说明。而是，相关领域中的普通技术人员将明了，在本发明的范围及精神内存在其他操作控制流程。以下论述阐述计算机系统(例如以下将阐述的计算机系统500)将一个或多个离散式锥形内连线(例如，提供一些实例：离散式锥形内连线106、离散式锥形内连线200及/或离散式锥形内连线300中的一者或多者)集成在电子架构设计内的示例性操作流程400。
在操作402处，示例性操作流程400辨识集成电路(举例而言：集成电路100)的电子架构设计内的一个或多个模拟电路、一个或多个数字电路、及/或一个或多个混合信号电路之间的各内连线中的一个或多个关键内连线。所述电子架构设计在以下方面表示所述集成电路：平面几何形状、所述平面几何形状的位置、及/或所述平面几何形状之间的内连线。在示例性实施例中，所述电子架构设计可表示集成电路的一个或多个高级软件级说明。在示例性实施例中，可使用以下来实作所述一个或多个高级软件级说明：高级软件语言，例如图形设计工具，例如C、系统C、C++、LabVIEW、及/或MATLAB；通用系统设计语言，例如SysML、SMDL、及/或SSDL；或者在不背离本发明的精神及范围的条件下相关领域中的技术人员将明了的任何其他适合高级软件语言；或高级软件格式，例如通用功率格式(Common PowerFormat，CPF)、统一功率格式(Unified Power Format，UPF)；或在不背离本发明的精神及范围的条件下相关领域中的技术人员将明了的任何其他适合高级软件格式。在操作402处，示例性操作流程400依据架构设计来计算集成电路的内连线的时序。在另一示例性实施例中，可使用静态时序分析(static timing analysis，STA)来计算内连线的时序。此后，示例性操作流程400将所述一个或多个模拟电路、所述一个或多个数字电路、及/或所述一个或多个混合信号电路之间的各内连线中依据所述时序具有大于延迟阈值的延迟且依据所述电子架构设计具有大于长度阈值的长度的一个或多个内连线辨识为所述一个或多个关键内连线。举例来说，示例性操作流程400将所述一个或多个模拟电路、所述一个或多个数字电路、及/或所述一个或多个混合信号电路之间的各内连线中具有大于约2皮秒的时序延迟或大于约3微米的长度的一个或多个内连线辨识为所述一个或多个关键内连线。
在操作404处，示例性操作流程400按比例缩放将要由一个或多个电子电路(举例而言：第一电子电路102及第二电子电路104中的一者或多者)提供到在操作402中辨识的所述一个或多个关键内连线的功率。如以上在图1中所示，示例性操作流程400可使第一电子电路102与比最初被设计成要适应的电容及/或负载更大的电容及/或负载交互作用。在此种情形中，示例性操作流程400提高第一电子电路102的功率提供能力，以补偿电容及/或负载的此种增加。举例来说，示例性操作流程400可将被包含在原始电子架构设计内的传送器替代成另一具有更大功率提供能力的传送器。在示例性实施例中，所述一个或多个电子电路在电子架构设计内最初可能是使用选自预定义标准单元库的一个或多个第一标准单元来实作。在此示例性实施例中，示例性操作流程400可将所述一个或多个第一标准单元替代成所述预定义标准单元库中与所述一个或多个第一标准单元相比具有更大功率提供能力的一个或多个第二单元。
在操作406处，示例性操作流程400从集成电路的电子架构设计移除在操作402中辨识的所述一个或多个关键内连线。
在操作408处，示例性操作流程400选择由在操作406中移除的所述一个或多个关键内连线中的第一关键内连线穿越的第一信号路径。
在操作410处，示例性操作流程400在所选信号路径内布设离散式锥形内连线，例如以上在图1中所述的离散式锥形内连线106、以上在图2中所述的不对称性离散式锥形内连线200、或以上在图3中所述的对称性离散式锥形内连线300。
在操作412处，示例性操作流程400选择由在操作406中移除的所述一个或多个关键内连线中的第二关键内连线穿越的第二信号路径。此后，示例性操作流程400回到操作410，以在此所选信号路径内布设离散式锥形内连线。示例性操作流程400以此种方式迭代地继续至在操作406中移除的所述一个或多个关键内连线均被替代成离散式锥形内连线为止。
用于实作示例性集成的示例性计算机系统
图5说明根据本发明示例性实施例用于实作第一示例性离散式锥形内连线及第二示例性离散式锥形内连线在电子架构设计内的示例性集成的示例性计算机系统的框图。计算机系统500可用于实作示例性操作流程400。在阅读本说明之后，相关领域中的技术人员将明了如何使用其他计算机系统及/或计算机架构来实作各实施例。
计算机系统500包括一个或多个处理器504(也被称为中央处理器(centralprocessing unit或CPU))，以执行以上在图4中所述的示例性操作流程400。所述一个或多个处理器504可连接到通信基础结构或总线506。在示例性实施例中，所述一个或多个处理器504中的一者或多者可被实作为图形处理器(graphics processing unit，GPU)。所述图形处理器表示被设计成在电子装置上快速地处理数学密集型应用程序的专门化电子电路。所述图形处理器可具有高度并行结构，以有效地并行处理大数据块，例如计算机图形应用程序中常见的数学密集型数据、图像、及视频。
计算机系统500还包括经由用户输入/输出接口502与通信基础结构506进行通信的用户输入/输出装置503，例如监视器、键盘、指向装置等。
计算机系统500还包括主存储器(main memory)或主要存储器(primary memory)508，举例而言：随机存取存储器(random-access memory，RAM)。主存储器508可包括一个或多个高速缓存级别。主存储器508在其中存储有控制逻辑(即，计算机软件)及/或数据(例如，提供一些实例：以上在图4中所述的电子架构设计及/或预定义标准单元库)。
计算机系统500还可包括一个或多个辅助存储装置或辅助存储器(memory)510，以存储，举例而来说，在图4中所述的电子架构设计及/或预定义标准单元库以作为部份举例。所述一个或多个辅助存储装置或辅助存储器510可例如包括硬盘驱动器512、及/或可装卸存储装置或可装卸存储驱动器514。可装卸存储驱动器514可为软盘驱动器、磁带驱动器、光盘驱动器、光学存储装置、磁带备份装置、及/或任何其他存储装置/驱动器。可装卸存储驱动器514可与可装卸存储单元518交互作用。可装卸存储单元518包括上面存储有计算机软件(控制逻辑)及/或数据的计算机可用或可读存储装置。可装卸存储单元518可为软盘、磁带、光盘、数字视盘(digital video disk，DVD)、光学存储盘、及/或任何其他计算机数据存储装置。可装卸存储驱动器514以众所周知的方式从可装卸存储单元518读取及/或向可装卸存储单元518写入。
根据示例性实施例，所述一个或多个辅助存储装置或辅助存储器510可包括使得计算机程序及/或其他指令及/或数据能够由计算机系统500存取的其他构件、手段、或其他方法。此类构件、手段、或其他方法可例如包括可装卸存储单元522及接口520。可装卸存储单元522及接口520的实例可包括程序盒及盒接口(例如在视频游戏装置中存在的程序盒及盒接口)、可装卸存储器芯片(例如电可编程只读存储器(electrically programmableread only memory，EPROM)或可编程只读存储器(programmable read only memory，PROM))及相关联插口、存储棒及通用串行总线(universal serial bus，USB)端口、存储卡及相关联存储卡插槽、及/或任何其他可装卸存储单元及相关联接口。
计算机系统500可进一步包括通信接口或网络接口524。通信接口或网络接口524使计算机系统500能够与远程装置、远程网络、远程实体(由参考编号528单独地及共同地指代)等的任一组合进行通信及交互作用。举例来说，通信接口或网络接口524可使得计算机系统500能够经由通信路径526与远程装置528进行通信，通信路径526可为有线及/或无线的且可包括局域网(Local Area Network，LAN)、广域网(Wide Area Network，WAN)、因特网等的任一组合。控制逻辑及/或数据可经由通信路径526被传送到计算机系统500及从计算机系统500被传送。
在实施例中，包括上面存储有控制逻辑(软件)的有形计算机可用或可读媒体的有形设备或制品在本文中也被称为计算机程序产品或程序存储装置。此包括但不限于计算机系统500、主存储器508、辅助存储器510、以及可装卸存储单元518及522、以及实施上述各者的任一组合的有形制品。此种控制逻辑在由一个或多个数据处理装置(例如计算机系统500)执行时使此类数据处理装置如本文所述而运作。
基于本发明中所含有的教示内容，相关领域中的技术人员将明了如何使用除图5所示者之外的数据处理装置、计算机系统及/或计算机架构来制作及使用本发明。具体来说，各实施例可以除本文所述者之外的软件、硬件及/或操作系统来运作。
总结
上述详细说明公开一种集成电路，其包括第一电子电路、第二电子电路、及离散式锥形内连线。连接在所述第一电子电路与所述第二电子电路之间的所述离散式锥形内连线包括第一组平行导体及第二组平行导体。所述第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中，并使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形。所述第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中，并在所述第一组平行导体中提供内连线。
本发明的实施例中详细说明一种集成电路。集成电路包括第一电子电路、第二电子电路、以及离散式锥形内连线。离散式锥形内连线耦合在所述第一电子电路与所述第二电子电路之间。离散式锥形内连线包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。述多个导体中的第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中，所述第一组平行导体被构形及排列成使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形。所述多个导体中的第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中，所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
在本发明的实施例中，所述第一组平行导体中的每一导体被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成不对称性离散式锥形。
在本发明的实施例中，所述第一组平行导体中仅具有所述多个长度中的第一最大长度的第一导体耦合到所述第二电子电路。
在本发明的实施例中，所述第一组平行导体中具有比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且其中所述第一组平行导体中具有所述多个长度中比所述第二最大长度小的第三最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述不对称性离散式锥形。
在本发明的实施例中，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
在本发明的实施例中，所述第一组平行导体被表征为包括多个导体群组，所述多个导体群组中的每一导体群组包括所述第一组平行导体中的至少两个导体，且其中所述多个导体群组中的每一所述导体群组被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成对称性离散式锥形。
在本发明的实施例中，每一所述导体群组中的每一导体被表征为具有彼此实质上相似的长度。
在本发明的实施例中，所述第一组平行导体中仅具有比所述多个长度中的每一者大的第一最大长度的第一导体耦合到所述第二电子电路。
在本发明的实施例中，所述多个导体群组中的第一导体群组中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且其中所述第一导体群组中具有所述第二最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述对称性离散式锥形。
在本发明的实施例中，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
上述详细说明还公开一种不对称性离散式锥形内连线，其具有第一组平行导体及第二组平行导体。所述第一组平行导体位于半导体堆叠的各金属层中的第一金属层中。每一导体具有彼此不同的长度，以使所述第一组平行导体形成不对称性离散式锥形。所述第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中，并在所述第一组平行导体中提供内连线。
本发明的实施例中详细说明一种不对称性离散式锥形内连线，其包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。所述第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中。所述第一组平行导体中的每一导体被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成不对称性离散式锥形。所述第二组平行导体位于所述半导体堆叠的所述多个金属层中的第二金属层中。所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
在本发明的实施例中，所述不对称性离散式锥形内连线耦合在第一电子电路与第二电子电路之间，且所述第一组平行导体中仅具有所述多个长度中的第一最大长度的第一导体耦合到所述第二电子电路。
在本发明的实施例中，所述第一组平行导体中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且其中所述第一组平行导体中具有所述多个长度中比所述第二最大长度小的第三最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述不对称性离散式锥形。
在本发明的实施例中，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
在本发明的实施例中，所述不对称性离散式锥形包括：不对称性分段式线性楼梯锥形。
上述详细说明进一步公开一种对称性离散式锥形内连线，其具有第一组平行导体及第二组平行导体。所述第一组平行导体位于半导体堆叠的各金属层中的第一金属层中。所述第一组平行导体被表征为包括多个导体群组，每一导体群组包括所述第一组平行导体中的至少两个导体。每一导体群组被表征为具有彼此不同的长度，以使所述第一组平行导体形成对称性离散式锥形。所述第二组平行导体位于所述半导体堆叠的多个金属层中的第二金属层中，并在所述第一组平行导体中提供内连线。
本发明的实施例中详细说明一种对称性离散式锥形内连线，其包括多个导体中的第一组平行导体以及所述多个导体中的第二组平行导体。所述第一组平行导体位于半导体堆叠的多个金属层中的第一金属层中。所述第一组平行导体被表征为包括多个导体群组，所述多个导体群组中的每一导体群组包括所述第一组平行导体中的至少两个导体。所述多个导体群组中的每一导体群组被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成对称性离散式锥形。所述多个导体中的第二组平行导体位于所述半导体堆栈的所述多个金属层中的第二金属层中。所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
在本发明的实施例中，每一所述导体群组中的每一导体被表征为具有彼此实质上相似的长度。
在本发明的实施例中，所述对称性离散式锥形内连线耦合在第一电子电路与第二电子电路之间，且所述第一组平行导体中仅具有比所述多个长度中的每一者大的第一最大长度的第一导体耦合到所述第二电子电路。
在本发明的实施例中，所述多个导体群组中的第一导体群组中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且其中所述第一导体群组中具有所述第二最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述对称性离散式锥形。
在本发明的实施例中，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
上述详细说明参照附图说明了与本发明一致的示例性实施例。在上述详细说明中所提及的“示例性实施例”表明所述的示例性实施例可包括特定特征、结构或特性，但并非每一示例性实施例均一定包括所述特定特征、结构或特性。此外，此类短语未必指代同一示例性实施例。此外，结合示例性实施例所述的任何特征、结构或特性可独立地或以任何组合形式与其他示例性实施例(不论是否明确地阐述)的特征、结构或特性包含在一起。
上述详细说明并非意在进行限制。而是，本发明的范围应仅根据以上权利要求书及其等效内容来加以界定。应了解，上述详细说明而非以上摘要部分旨在用于解释权利要求书。摘要部分可陈述本发明的一个或多个而非全部示例性实施例，且因此绝非旨在限制本发明以及以上权利要求书及其等效内容。
在上述详细说明内所述的示例性实施例是出于说明性目的而提供，而非旨在进行限制。可存在其他示例性实施例，且可在保持在本发明的精神及范围的条件下对所述示例性实施例作出修改。已借助功能构建块(functional building block)阐述了上述详细说明，所述功能构建块说明所指定功能及其关系的实施方案。在本文中为方便说明起见任意地界定了这些功能构建块的边界。可界定替代性边界，只要所指定功能及其关系得以适当执行即可。
可以硬件、固件、软件、或其任一组合来实作本发明的实施例。也可将本发明的实施例实作为存储在机器可读媒体上的指令，所述指令可由一个或多个处理器读取及执行。机器可读媒体可包括用于以机器(例如，计算电路系统)可读的形式存储或传送信息的任何机制。举例来说，机器可读媒体可包括非暂时性机器可读媒体，例如只读存储器(read onlymemory，ROM)、随机存取存储器(RAM)、磁盘存储媒体、光学存储媒体、快闪存储器装置、及其他。作为另一实例，机器可读媒体可包括暂时性机器可读媒体，例如电传播信号、光学传播信号、声学传播信号、或其他形式的传播信号(例如，载波、红外信号、数字信号等)。此外，固件、软件、例程、指令在本文中可被阐述为执行某些动作。然而，应了解，此种说明仅是为了方便起见，且此类动作事实上是由执行所述固件、软件、例程、指令等的计算装置、处理器、控制器、或其他装置引起。
上述详细说明充分揭露了本发明的一般性，使得其他人员可在不背离本发明的精神及范围的条件下通过应用相关领域中的技术人员的知识来针对各种应用容易地修改及/或变更此类示例性实施例而无需进行过度实验。因此，基于本文中所呈现的教示内容及指导，此类变更及修改旨在处于示例性实施例的意义及多个等效方案内。应理解，本文中的短语或用语是出于说明而非限制目的，使得本说明书的用语或短语应由相关领域中的技术人员根据本文的教示内容来加以解释。

Claims (40)

1.一种集成电路，其特征在于，包括：
第一电子电路；
第二电子电路；以及
离散式锥形内连线，耦合在所述第一电子电路与所述第二电子电路之间，所述离散式锥形内连线包括：
多个导体中的第一组平行导体，位于半导体堆叠的多个金属层中的第一金属层中，所述第一组平行导体被构形及排列成使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形，以及
所述多个导体中的第二组平行导体，位于所述半导体堆叠的所述多个金属层中的第二金属层中，所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
2.根据权利要求1所述的集成电路，其特征在于，所述第一组平行导体中的每一导体被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成不对称性离散式锥形。
3.根据权利要求2所述的集成电路，其特征在于，所述第一组平行导体中仅具有所述多个长度中的第一最大长度的第一导体耦合到所述第二电子电路。
4.根据权利要求3所述的集成电路，其特征在于，所述第一组平行导体中具有比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且
其中所述第一组平行导体中具有所述多个长度中比所述第二最大长度小的第三最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述不对称性离散式锥形。
5.根据权利要求4所述的集成电路，其特征在于，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
6.根据权利要求1所述的集成电路，其特征在于，所述第一组平行导体被表征为包括多个导体群组，所述多个导体群组中的每一导体群组包括所述第一组平行导体中的至少两个导体，且
其中所述多个导体群组中的每一所述导体群组被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成对称性离散式锥形。
7.根据权利要求6所述的集成电路，其特征在于，每一所述导体群组中的每一导体被表征为具有彼此实质上相似的长度。
8.根据权利要求6所述的集成电路，其特征在于，所述第一组平行导体中仅具有比所述多个长度中的每一者大的第一最大长度的第一导体耦合到所述第二电子电路。
9.根据权利要求8所述的集成电路，其特征在于，所述多个导体群组中的第一导体群组中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且
其中所述第一导体群组中具有所述第二最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述对称性离散式锥形。
10.根据权利要求9所述的集成电路，其特征在于，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
11.一种不对称性离散式锥形内连线，其特征在于，包括：
多个导体中的第一组平行导体，位于半导体堆叠的多个金属层中的第一金属层中，所述第一组平行导体中的每一导体被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成不对称性离散式锥形；以及
所述多个导体中的第二组平行导体，位于所述半导体堆叠的所述多个金属层中的第二金属层中，所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
12.根据权利要求11所述的不对称性离散式锥形内连线，其特征在于，所述不对称性离散式锥形内连线耦合在第一电子电路与第二电子电路之间，且
所述第一组平行导体中仅具有所述多个长度中的第一最大长度的第一导体耦合到所述第二电子电路。
13.根据权利要求12所述的不对称性离散式锥形内连线，其特征在于，所述第一组平行导体中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且
其中所述第一组平行导体中具有所述多个长度中比所述第二最大长度小的第三最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述不对称性离散式锥形。
14.根据权利要求13所述的不对称性离散式锥形内连线，其特征在于，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
15.根据权利要求11所述的不对称性离散式锥形内连线，其特征在于，所述不对称性离散式锥形包括：
不对称性分段式线性楼梯锥形。
16.一种对称性离散式锥形内连线，其特征在于，包括：
多个导体中的第一组平行导体，位于半导体堆叠的多个金属层中的第一金属层中，
其中所述第一组平行导体被表征为包括多个导体群组，所述多个导体群组中的每一导体群组包括所述第一组平行导体中的至少两个导体，且
其中所述多个导体群组中的每一所述导体群组被表征为具有多个长度中的长度，所述多个长度彼此不同以使所述第一组平行导体形成对称性离散式锥形；以及
所述多个导体中的第二组平行导体，位于所述半导体堆叠的所述多个金属层中的第二金属层中，所述第二组平行导体被构形及排列成在所述第一组平行导体中提供多个内连线。
17.根据权利要求16所述的对称性离散式锥形内连线，其特征在于，每一所述导体群组中的每一导体被表征为具有彼此实质上相似的长度。
18.根据权利要求16所述的对称性离散式锥形内连线，其特征在于，所述对称性离散式锥形内连线耦合在第一电子电路与第二电子电路之间，且
所述第一组平行导体中仅具有比所述多个长度中的每一者大的第一最大长度的第一导体耦合到所述第二电子电路。
19.根据权利要求18所述的对称性离散式锥形内连线，其特征在于，所述多个导体群组中的第一导体群组中具有所述多个长度中比所述第一最大长度小的第二最大长度的第二导体设置于邻近所述第一导体的第一侧，且
其中所述第一导体群组中具有所述第二最大长度的第三导体设置于邻近所述第一导体的第二侧，以使所述第一组平行导体形成所述对称性离散式锥形。
20.根据权利要求19所述的对称性离散式锥形内连线，其特征在于，所述第一导体、所述第二导体、及所述第三导体均耦合到所述第一电子电路。
21.一种用于在集成电路内实现离散式锥形内连线的方法，其特征在于，所述方法包括：
移除在第一电子电路与第二电子电路之间的内连线，
形成位于半导体堆叠的多个金属层中的第一金属层中的多个导体中的第一组平行导体，所述第一组平行导体被排列使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形，以及
连接位于所述半导体堆叠的所述多个金属层中的第二金属层中的所述多个导体中的第二组平行导体至所述第一组平行导体以形成所述离散式锥形内连线。
22.根据权利要求21所述的方法，其特征在于，所述内连线是多个内连线中的一者，以及
更包括：
迭代的对所述多个内连线中的每一个所述内连线重复所述移除，所述形成与所述连接。
23.根据权利要求21所述的方法，其特征在于，所述移除包括：
从所述集成电路的电子架构设计中移除所述内连线。
24.根据权利要求23所述的方法，其特征在于，所述移除更包括：
依据所述电子架构设计来计算所述集成电路的多个内连线的时序，
根据所述时序从所述多个内连线中辨识多个关键内连线，以及
从所述多个关键内连线中选择所述内连线。
25.根据权利要求24所述的方法，其特征在于，所述辨识更包括：
在所述多个内连线中将具有大于约2皮秒的时序延迟或大于约3微米的长度的内连线辨识为所述关键内连线。
26.根据权利要求21所述的方法，其特征在于，
按比例缩放将要由所述第一电子电路提供到所述离散式锥形内连线的功率。
27.根据权利要求26所述的方法，其特征在于，所述按比例缩放包括：
提高所述第一电子电路的功率提供能力，以补偿所述离散式锥形内连线。
28.一种用于在集成电路内实现离散式锥形内连线的系统，其特征在于，所述系统包括：
存储器，存储多个指令，以及
处理器，被配置为执行所述多个指令，当所述处理器执行所述多个指令，时，所述多个指令配置所述处理器以：
辨识并移除在所述集成电路中的第一电子电路与所述集成电路中的第二电子电路之间的内连线，
形成位于半导体堆叠的多个金属层中的第一金属层中的多个导体中的第一组平行导体，所述第一组平行导体被排列使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形，
形成位于所述半导体堆叠的所述多个金属层中的第二金属层中的所述多个导体中的第二组平行导体，以及
连接所述第一组平行导体与所述第二组平行导体以形成所述离散式锥形内连线。
29.根据权利要求28所述的系统，其特征在于，所述内连线来自于多个内连线，以及
其中当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
迭代的辨识与移除、形成所述第一组平行导体、形成所述第二组平行导体，并连接所述多个内连线中的每一个内连线。
30.根据权利要求28所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
从所述集成电路的电子架构设计中辨识与移除所述内连线。
31.根据权利要求30所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
从所述电子架构设计来计算所述集成电路的内连线的时序，根
据所述时序从所述多个内连线中辨识多个关键内连线，以及从
所述多个关键内连线中选择所述内连线。
32.根据权利要求31所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
在所述多个内连线中将具有大于约2皮秒的时序延迟或大于约3微米的长度的内连线辨识为所述关键内连线。
33.根据权利要求28所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
按比例缩放将要由所述第一电子电路提供到所述离散式锥形内连线的功率。
34.根据权利要求33所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
提高所述第一电子电路的功率提供能力，以补偿所述离散式锥形内连线。
35.一种用于在集成电路内实现离散式锥形内连线的系统，其特征在于，所述系统包括：
存储器，存储多个指令，以及
处理器，被配置为执行所述多个指令，当所述处理器执行所述多个指令，时，所述多个指令配置所述处理器以：
辨识并移除在所述集成电路中的电子架构设计的第一电子电路与第二电子电路之间的内连线，
将所述第一电子电路由所述电子架构设计的标准单元库中的第二标准单元替代为所述标准单元库中的第一标准单元，
形成位于半导体堆叠的多个金属层中的第一金属层中的多个导体中的第一组平行导体，所述第一组平行导体被排列使所述第一组平行导体在所述第一电子电路与所述第二电子电路之间形成离散式锥形，
连接位于所述半导体堆叠的所述多个金属层中的第二金属层中的所述多个导体中的第二组平行导体与所述第一组平行导体以形成所述离散式锥形内连线。
36.根据权利要求35所述的系统，其特征在于，所述内连线来自于多个内连线，以及
其中所述多个指令，当由所述处理器执行时，更进一步配置所述处理器以：
迭代的辨识与移除、形成所述第一组平行导体、以及对所述多个内连线中的每一个内连线形成所述第二组平行导体。
37.根据权利要求35所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
从所述集成电路的电子架构设计中辨识与移除所述内连线。
38.根据权利要求37所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
依据所述电子架构设计来计算所述集成电路的内连线的时序，根
据所述时序，从所述多个内连线中辨识多个关键内连线，以及从
所述多个关键内连线中选择所述内连线。
39.根据权利要求38所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
在所述多个内连线中将具有大于约2皮秒的时序延迟或大于约3微米的长度的内连线辨识为所述关键内连线。
40.根据权利要求39所述的系统，其特征在于，当所述处理器执行所述多个指令时，所述多个指令更进一步配置所述处理器以：
将所述第一电子电路由第二标准单元替代为第一标准单元以提高所述第一电子电路的功率提供能力，以补偿所述离散式锥形内连线。
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