JP2009070843A - ダミーパタン設計方法、情報処理装置およびプログラム - Google Patents

Abstract

【課題】配線のうち高速信号線における信号速度の低下を抑制し、ＣＭＰ処理における平坦化効果を向上させたダミーパタン設計方法を提供する。
【解決手段】絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の第１の配線層に対するダミーパタン設計方法であって、第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、第１の配線との間で生じる容量が所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、第２の配線層において第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置するものである。
【選択図】図２

Description

本発明は、半導体装置の配線層に対して設計段階でダミーパタンの配置を決めるためのダミーパタン設計方法、その方法を実行する情報処理装置、およびその方法をコンピュータに実行させるためのプログラムに関する。

半導体集積回路などの半導体装置の製造技術の一つとしてＣＭＰ（Chemical and Mechanical Polishing：化学機械研磨）という技術がある。ＣＭＰ技術は、半導体装置の製造過程でウェハ表面を研磨することにより、ウェハ表面を平坦化し、露光などの際の製造精度を上げることにより歩留りの向上をもたらす技術である。また、このＣＭＰ技術を用いて絶縁膜に予め設けられた溝に配線を形成する工程がある。この工程は、ダマシン（damascene）工程と呼ばれている。

ダマシン工程では、絶縁膜の溝を埋め込むように形成された導体膜に対して、溝の上面よりも上側に形成された、余分な導体膜を研磨して除去する。その際、余分な導体膜を研磨し終えた直後にＣＭＰ処理を終了させるのが理想である。しかし、ウェハ面内における導体膜の膜厚ばらつきやウェハの反りなどにより、ウェハ面内の部位によっては、余分な導体膜が完全に除去できないところがある。そのため、ウェハ全面で余分な導体膜を完全に除去しようとすると、他の領域に比べて早く研磨される領域では、導体膜だけでなく、導体膜と絶縁膜が混在する面が研磨されることになる。

ダマシン工程では主に導体膜を研磨する条件で行っているため、導体膜と絶縁膜が混在する領域を研磨しようとすると、その領域における導体膜の占める割合により研磨速度が異なってしまう。導体膜による配線パタンの密度が大きい領域とその密度が小さい領域とで研磨速度が異なるため、ウェハ表面の高さの均一性が悪くなるおそれがある。その場合、高さの不均一性による段差形状がその後の微細加工に影響を及ぼし、製造歩留りを下げてしまうことになる。

そのため、信号線や電源線などの配線パタンが存在しない空き領域に、信号を伝播する配線としては使用しないパタンを導体膜で形成し、導体膜部分の密度のばらつきを低減することが一般的に行われている。なお、ＣＭＰの研磨面における導体膜部分の密度を均一化するために配置する、信号を伝播する配線としては使用しないパタンを、ダミーパタンと称する。このダミーパタンは回路とは接続されていない。

このダミーパタンを配線パタン密度の小さい領域に設け、配線パタン密度のばらつきを低減することで、ＣＭＰ技術による平坦化が向上する。その反面、ダミーパタンの上層に信号線が設けられていると、信号線とダミーパタンとの間に容量がつき、その容量により信号速度が遅くなってしまうという課題があった。

これを解決するための手段の一例が特許文献１に開示されている。特許文献１では、ダミーパタンの設計方法として、ダミーパタンとレイヤーの異なる配線パタンとが、基板垂直上方から見たときに重ならないようにすることが記載されている。
特開平１０−２７７９９号公報

導体膜部分の密度が均一になるように、ダミーパタンを配線層の空き領域に配置すると、ダミーパタンとその上層の配線との間に容量がつき、高速で信号が動作する配線に対してその容量が悪影響を及ぼすことになる。反対に、信号速度を優先し、高速で信号が動作する配線に寄生する容量を低減するために、ダミーパタンの配置をやめてしまうと、ＣＭＰによる平坦化が悪化し、所定の値以上のばらつきによる研磨ムラが生じ、製造歩留まりが低下することになる。

上述したように、ダミーパタンの配置の仕方が信号速度と製造歩留まりの両方に影響を及ぼすことから、これらのことを考慮しないと、配線設計段階にシミュレーションで確認した値と、実際に製造したチップで確認した値とが異なることになる。

製造歩留まりおよび信号速度のそれぞれとダミーパタンの配置との関係から、いずれか一方だけを優先するような設計では、製品のコストおよび仕様の両方を満足できず、２つの課題を解決することが求められるようになってきた。特許文献１の方法は、配線間の容量の問題を解決することに重点が置かれており、そのままでは２つの課題を解決するのは困難であった。

本発明は、上述したような技術が有する問題点を解決するためになされたものであり、配線のうち高速信号線における信号速度の低下を抑制し、ＣＭＰ処理における平坦化効果を向上させたダミーパタン設計方法、情報処理装置、およびその方法をコンピュータに実行させるためのプログラムを提供することを目的とする。

上記目的を達成するための本発明のダミーパタン設計方法は、絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対するダミーパタン設計方法であって、
前記第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、
前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、
前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置するものである。

一方、上記目的を達成するための本発明の情報処理装置は、絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対してダミーパタンを設計する情報処理装置であって、
前記第１および第２の配線層に含まれる配線の配置の情報と前記第２の配線層において前記ダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線の情報を含む配線設計情報が格納された記憶部と、
前記第２の配線層から前記第１の配線を抽出し、前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置する制御部と、
を有する構成である。

また、上記目的を達成するための本発明のプログラムは、絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対してダミーパタンを設計する処理をコンピュータに実行させるためのプログラムであって、
前記第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、
前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、
前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置する処理を前記コンピュータに実行させるものである。

本発明によれば、ＣＭＰ処理における平坦化効果を得るとともに、ダミーパタンとの間で生じる容量に対して特性に影響を受ける配線には影響を抑制するようにダミーパタンを設計できる。容量の影響を受ける配線が高速信号線であれば、信号速度について配線設計段階におけるシミュレーション値が実際の値に近くなり、信号速度をより正確に見積もって配線を設計することが可能となる。

本発明のダミーパタン設計方法は、上層の配線層のうちダミーパタンとの間で生じる容量が所定の値以下であることを要求されるか否かで２種類の配線に分類し、分類した配線種に応じて下層の空き領域に配置するダミーパタンの種類を変えることを特徴とする。

本実施形態では、説明を簡単にするために、第１配線層とその上層の第２配線層との２つの配線層を有する半導体装置に対して、設計段階で第１配線層のダミーパタンの配置を決める場合とする。そして、第１配線層と第２配線層のそれぞれには信号線が設けられ、信号速度が所定の値以上の高速信号線が第２配線層に設けられているものとする。ＣＭＰで研磨されるのは第１配線層となる。

本実施形態の情報処理装置について説明する。図１は本実施形態の情報処理装置の一構成例を示すブロック図である。

図１に示すように、本実施形態の情報処理装置１０は、記憶部１１と、制御部１２と、ダミーパタンの配置を示す情報を表示する表示部１３と、操作者が指示を入力するための操作部１４とを有する。制御部１２は、プログラムにしたがって処理を実行するＣＰＵ（Central Processing Unit）（不図示）と、プログラムを格納するためのメモリ（不図示）とを備えている。

記憶部１１には、ダミーパタンを配置する対称となる半導体装置の配線パタンの配置を示す配線設計情報が格納される。配線設計情報には、各配線パタンの配置の情報と、配線パタン毎の設計上の信号速度の情報とが含まれている。

ここで、配線設計情報を基板全体の配線としてではなく、半導体装置のチップ単体として考える理由は、次の通りである。半導体装置の製造では、通常、１枚の基板に対して等間隔にチップが複数配置されるため、チップ単位で研磨ムラを抑制すれば、１枚の基板に配置される全てのチップに対してその効果が及ぶからである。

また、記憶部１１には、高速信号線であるか否かを判定するための信号速度の基準値である信号速度基準値が格納されている。信号速度基準値は、半導体装置のデザインルールおよび種類などにより異なり、予め決められている。現在のＤＲＡＭを例に考えると、外部から入力される１００〜２００ＭＨｚのクロック信号に対して同期可能な信号速度は、その基準値以上の値に相当する。

また、記憶部１１には、高速信号線およびダミーパタンの配線間容量が信号動作に影響を及ぼすか否かを判定するための基準値である容量基準値と、一定の面積における導体膜からなるパタンの密度について、ＣＭＰで研磨ムラが生じるか否かの基準値である密度基準値が格納されている。導体膜のパタン密度が密度基準値よりも小さければ、研磨ムラが生じることになる。

制御部１２は、ＣＰＵがプログラムを実行することで、以下のように動作する。なお、ダミーパタンの配置は、コンピュータ処理で仮想的に行われることを意味する。

制御部１２は、配線設計情報が入力されると、配線設計情報を記憶部１１に格納する。そして、配線設計情報から第２配線層の各配線パタンの信号速度の情報を読み出し、基準値を参照することで、各配線パタンについて高速信号線であるか否かを判定する。高速信号線の配線パタンを抽出すると、高速信号線のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるか否かを調べる。パタン位置またはパタン配置とは、基板面に平行な面である水平面におけるチップ上のパタンの位置または配置である。

制御部１２は、上述のようにして調べた結果、第１配線層に空き領域があると、高速信号線との間で生じる配線間容量が容量基準値以下になるまで、高速信号線から離れた位置にダミーパタンを配置する。配置されるダミーパタンはアイランド状のものである。所定の断面形状が一方向に連続した配線状パタンを１つ設けるよりも、所定のパタンを一方向に間隔を空けて複数設けた方が、配線間容量が低減するからである。また、ここで配置されるダミーパタンのサイズは予め決められた大きさとする。このようにして、高速信号線に対応して設けられたダミーパタンを、以下では、高速信号線ダミーパタンと称する。

制御部１２は、第２配線層において高速信号線よりも信号速度の遅く、標準的な信号線である通常信号線について、そのパタン位置に相当する、第１配線層の部位およびその周辺に密度基準値を満たすようにダミーパタンを配置する。このようにして、通常信号線に対応して設けられたダミーパタンを通常信号線ダミーパタンと称する。高速信号線ダミーパタンと通常信号線ダミーパタンの配置を示すデータと配線設計情報とを合成する。

さらに、制御部１２は、第１配線層内の一定領域毎に密度基準値を満たすかを確認する。通常信号線ダミーパタンが密集する領域では、上述したように密度基準値を満たすようにダミーパタンが配置されているが、高速信号線ダミーパタンが配置された領域や、高速信号線ダミーパタンと通常信号線ダミーパタンの両方が含まれる領域では、密度基準値を満たしていない場合がある。制御部１２は、確認の結果、密度基準値を満たさない領域があれば、密度基準値を満たすようにダミーパタンのサイズを大きくする。高速信号線ダミーパタンのサイズを大きくする際には、高速信号線から離れる方向にサイズを拡大する。

なお、ダミーパタンのサイズを大きくする際、密度基準値を満たすようにサイズを一度に大きくしてしまうと、パタン密度を算出するときに領域の区切り方により極端にパタン密度が大きくなる領域が生成されるおそれがあるので、所定の倍率ずつ拡大する。

次に、本実施形態の情報処理装置１０の動作手順を説明する。

図２は図１で示した情報処理装置の動作手順を示すフローチャートである。

情報処理装置１０は、配線設計情報が入力されると、配線設計情報を記憶部１１に格納する（ステップ１０１）。続いて、配線設計情報から第２配線層における各配線パタンの信号速度の情報を読み出し、基準値を参照することで、各配線パタンについて高速信号線であるか否かを判定し、高速信号線を抽出する（ステップ１０２）。

情報処理装置１０は、第２配線層における高速信号線の配線パタンを抽出すると、高速信号線のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるかを調べる。空き領域があれば、高速信号線との間で生じる配線間容量が容量基準値以下になる、位置および形状のダミーパタンを第１配線層に配置する（ステップ１０３）。なお、高速信号線のパタン位置に相当する、第１配線層の部位またはその周辺に信号線があれば、その領域にはダミーパタンを配置する必要はない。

情報処理装置１０は、上述のようにして、高速信号線ダミーパタンを生成すると、その配置の情報を示すデータを作成する（ステップ１０４）。続いて、高速信号線ダミーパタンのデータをマージするために、配線設計情報を読み出し、高速信号線ダミーパタンのデータと配線設計情報とを合成する（ステップ１０５）。

続いて、情報処理装置１０は、第２配線層において高速信号線以外の通常信号線に対しても高速信号線と同様にして、通常信号線のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるか否かを調べ、空き領域があれば、密度基準値を満たすようにダミーパタンを第１配線層に配置する（ステップ１０６）。

そして、情報処理装置１０は、通常信号線ダミーパタンの配置の情報を示すデータを作成する（ステップ１０７）。続いて、通常信号線ダミーパタンのデータをマージするために、ステップ１０５で合成した配線設計情報とステップ１０７で作成したデータとを合成する（ステップ１０８）。

その後、情報処理装置１０は、第１配線層内の一定領域毎に密度基準値を満たすかを確認する（ステップ１０９）。密度基準値を満たさない領域がある場合、その領域のダミーパタンのサイズを大きくする。高速信号線ダミーパタンのサイズを大きくする際には、高速信号線から離れる方向にサイズを所定の倍率で拡大する（ステップ１１０）。ステップ１０９で、第１配線層内の一定領域毎のパタン密度が密度基準値を満たす場合、処理を終了する。

なお、図２に示すフローチャートでは第２配線層に信号線のある領域に対して、第１配線層の空き領域にダミーパタンをどのように配置するかを示すものである。第２配線層に信号線のない領域に対する、第１配線層の空き領域にダミーパタンを配置する場合には、第２配線層の信号線を考慮する必要がなく、ＣＭＰ処理の平坦化を目的として、ダミーパタンを配置する。この場合のダミーパタンの設計方法は、従来と同様であるため、その詳細な説明を省略する。

本実施形態のダミーパタン設計方法は、半導体装置の配線レイアウトの設計段階において、第１配線層およびその上層の第２配線層の信号線の配線設計情報が決まると、第２配線層の信号線を高速信号線と通常信号線に分類する。そして、通常信号線の下方が空き領域であれば、ダミーパタンを配置し、従来と同様にＣＭＰ処理において平坦化効果が得られる。高速信号線の下方では、高速信号線とダミーパタンとの配線間容量が基準値より小さくなるようにダミーパタンの形状および位置が決定される。そのため、高速信号線の信号速度の仕様を満足させるとともに、ダミーパタンを設けない場合に比べてＣＭＰ処理における平坦化効果が向上する。

また、第１配線層の一定領域毎にパタン密度が基準値を満たすように、ダミーパタンを拡大させることで、ＣＭＰ処理における平坦化がより向上する。

本実施形態では、高速信号線とダミーパタンとの容量による、信号速度の低下を防ぎ、高速信号線に対してダミーパタンを配置しなかった場合におけるＣＭＰ処理の平坦化が悪化するのを抑制する。信号速度について配線設計段階におけるシミュレーション値が実際の値に近くなり、信号速度をより正確に見積もって配線を設計することが可能となる。

また、本実施形態では、高速信号線と通常信号線を有する配線層の下層に設けられる配線層のダミーパタン設計方法について説明したが、高速信号線だけではなく、配線とダミーパタンとの間の容量を所定の値以下に抑える必要のある配線を含む配線層に適応することも可能である。ダミーパタンとの容量を所定の値以下に抑える必要のある配線とは、例えば、充放電時の消費電力が容量の影響を受ける配線部分とか、ノイズに対して敏感な信号配線である。

この場合、ＣＭＰ処理における平坦化効果を得るとともに、ダミーパタンとの間で生じる容量に対して特性に影響を受ける配線には影響を抑制するようにダミーパタンを配置できる。容量の影響を受ける配線が高速信号線であれば、信号速度について配線設計段階におけるシミュレーション値が実際の値に近くなり、信号速度をより正確に見積もって配線を設計することが可能となる。

本実施例では、図１に示した情報処理装置１０にダミーパタン設計方法を実行させた場合の一例を、図２を参照して説明する。

図３は本実施例におけるダミーパタン設計方法を説明するための平面図である。

図３に示す通常信号線２０２ａ〜２０２ｃおよび高速信号線２０３は第２配線層に属している。通常信号線２０２ａ〜２０２ｃおよび高速信号線２０３の大きさおよび配置と、各信号線の信号速度の情報を含む配線設計情報が情報処理装置１０に入力されると、情報処理装置１０は、配線設計情報を記憶部１１に格納する（ステップ１０１）。続いて、配線設計情報から第２配線層における各配線パタンの信号速度の情報を読み出し、基準値を参照することで、各配線パタンについて高速信号線であるか否かを判定し、高速信号線２０３を抽出する（ステップ１０２）。

情報処理装置１０は、高速信号線２０３の配線パタンを抽出すると、高速信号線２０３のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるかを調べる。空き領域があると判断すると、高速信号線２０３との間で生じる配線間容量が容量基準値以下になるように、ダミーパタン２０４ａ、２０４ｂを第１配線層に配置する（ステップ１０３）。

図３に示す例では、高速信号線２０３との間で生じる配線間容量を小さくするために、情報処理装置１０は、長方形状のダミーパタン２０４ａ、２０４ｂを、一定の間隔で高速信号線２０３に沿って信号線の長手方向に複数配置する。さらに、上記配線間容量が基準値以下になるまで、高速信号線２０３の長手方向に直交し、かつ、基板面に平行で高速信号線２０３から離れる方向にダミーパタン２０４ａ、２０４ｂを移動させる。ダミーパタン２０４ａ、２０４ｂが高速信号線ダミーパタンに相当する。

図３に示す例では、ダミーパタン２０４ａは通常信号線２０２ｂの下方に配置され、ダミーパタン２０４ｂは通常信号線２０２ｃの下方に配置される。情報処理装置１０は、このようにしてダミーパタン２０４ａ、２０４ｂの大きさと配置を決定すると、これらの情報をデータにして配線設計情報と合成する（ステップ１０４、１０５）。

続いて、情報処理装置１０は、第２配線層において通常信号線２０２ａ〜２０２ｃに対しても高速信号線２０３と同様にして、通常信号線のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるか否かを調べる。図３に示すように、通常信号線２０２ｂ、２０２ｃの下方にはダミーパタン２０４ａ、２０４ｂが配置されているため、空き領域ではない。通常信号線２０２ａの下方は空き領域になっているため、情報処理装置１０は、密度基準値を満たすようにダミーパタン２０１ａを配置する（ステップ１０６）。

図３に示す例では、情報処理装置１０は、正方形状のダミーパタン２０１ａを、一定の間隔で通常信号線２０２ａの下方に信号線の長手方向に複数配置している。また、情報処理装置１０は、第２配線層の空き領域に相当する第１配線層が空き領域になっていれば、第２配線層の信号線を考慮せずに、ダミーパタンを配置する。図３に示す例では、ダミーパタン２０１ａと同様に、正方形状のダミーパタン２０１ｂを一定の間隔で第２配線層の信号線の長手方向に複数配置している。ダミーパタン２０１ａが通常信号線ダミーパタンに相当する。

このようにして、情報処理装置１０は、ダミーパタン２０１ａ、２０１ｂの大きさと配置を決定すると、これらの情報をデータにしてステップ１０５で生成したデータに合成する（ステップ１０７、１０８）。

その後、情報処理装置１０は、第１配線層内の一定領域毎に密度基準値を満たすかを確認する（ステップ１０９）。ダミーパタン２０４ａ、２０４ｂを含む領域が密度基準値を満たさないと判断すると、ダミーパタン２０４ａ、２０４ｂのサイズを高速信号線２０３から離れる方向に所定の倍率で拡大する（ステップ１１０）。情報処理装置１０は、再び、ステップ１０９で第１配線層内の一定領域毎の密度基準値を満たすか否かを確認し（ステップ１０９）、全ての領域で条件を満たすことを確認すると、処理を終了する。

図４は、本実施例におけるダミーパタン設計方法によりダミーパタンを配置した場合の配線構造の断面図である。図３の線分ＡＡ’の破線部分の断面が図４に相当する。

絶縁層３０５の下層には図に示さない配線や半導体素子が形成されている。絶縁層３０５の上に形成された絶縁層３０６の上に第１配線層が設けられている。第１配線層を覆う絶縁層３０７が絶縁層３０６の上に形成されている。絶縁層３０７の上に第２配線層が設けられている。第２配線層を覆う絶縁層３０８が絶縁層３０７の上に形成されている。

図４に示すように、高速信号線２０３の下方にはダミーパタンが設けられていない。通常信号線２０２ａの下方にはダミーパタン２０１ａが設けられている。通常信号線２０２ｂ、２０２ｃのそれぞれの下方には、ダミーパタン２０１ａよりもサイズの大きいダミーパタン２０４ａ、２０４ｂのそれぞれが設けられている。ダミーパタン２０１ｂは第２配線層に信号線のない領域の下方に設けられている。

本実施例では、高速信号線の真下にダミーパタンを設けると、高速信号線とダミーパタンとの距離が近く、配線間容量が最も大きくなるため、ダミーパタンを高速信号線から遠ざけて配置している。予め決めた容量基準値よりも小さくなるまで、高速信号線とダミーパタンとの距離を大きくすれば、高速信号線の信号速度の仕様を満足させることができる。

また、第１配線層で一定領域毎にパタン密度が基準値以上になるように、ダミーパタンを拡大している。これにより、ＣＭＰ処理時の平坦化がさらに向上する。

一定領域毎のパタン密度が均一になり、高速信号線とダミーパタンとの間に生じる容量もパタン密度の条件を満たす上で最低限の容量値に抑えられる。そのため、通常信号線に対して設けるダミーパタンと同じパタンを高速信号線に対して設けた場合に比べて、信号速度の低下を防止できる。

実施例１では、高速信号線に対するダミーパタンの設計方法として、高速信号線とダミーパタンとの距離を大きくして配線容量が基準値以下になるように図るものであったが、本実施例では、ダミーパタンの形状を変えることで配線容量が基準以下になるように図るものである。

本実施例のダミーパタン設計方法を説明する。実施例１で説明した手順において同様な処理の説明は省略し、実施例１と異なる点について詳細に説明する。

図５は本実施例におけるダミーパタン設計方法を説明するための平面図である。

情報処理装置１０は、実施例１で説明した配線設計情報が入力されると、配線設計情報を記憶部１１に格納する（ステップ１０１）。続いて、配線設計情報から第２配線層における各配線パタンの信号速度の情報を読み出し、基準値を参照することで、各配線パタンについて高速信号線であるか否かを判定し、高速信号線２０３を抽出する（ステップ１０２）。

情報処理装置１０は、高速信号線２０３の配線パタンを抽出すると、高速信号線２０３のパタン位置に相当する、第１配線層における部位およびその周辺に空き領域があるかを調べる。空き領域があると判断すると、高速信号線２０３との間で生じる配線間容量が容量基準値以下になるように、高速信号線２０３の下方にダミーパタン３０２を配置する（ステップ１０３）。

図５に示す例では、高速信号線２０３とダミーパタンとの間で生じる配線間容量を小さくして容量基準値以下にするために、情報処理装置１０は、ダミーパタン３０２として、長方形パタンの外形を残して中抜きにしたパタンにしている。中抜き部分の大きさは、容量基準値を満たすように決める。そして、ダミーパタン３０２を、一定の間隔で高速信号線２０３に沿って信号線の長手方向に複数配置する。ダミーパタン３０２は高速信号線ダミーパタンに相当する。

ステップ１０４以降の処理については、実施例１と同様であるため、その詳細な説明を省略する。ダミーパタン３０１ａ〜３０１ｃは、ステップ１０６で通常信号線２０２ａ〜２０２ｃに対応して配置される通常信号線ダミーパタンに相当する。

図６は、本実施例におけるダミーパタン設計方法によりダミーパタンを配置した場合の配線構造の断面図である。図５の線分ＢＢ’の破線部分の断面が図６に相当する。なお、絶縁層３０５から絶縁層３０８は実施例１で説明したのと同様に形成されているため、ここでは、詳細な説明を省略する。

図６に示すように、高速信号線２０３の下にはダミーパタン３０２が設けられている。ダミーパタン３０２のパタンは図５で説明したように長方形の中抜き形状である。そのため、線分ＢＢ’の断面では、ダミーパタン３０２の枠状パタンの断面が図に示されている。通常信号線２０２ａ〜２０２ｃのそれぞれの下には、ダミーパタン３０１ａ〜３０１ｃのそれぞれが設けられている。

本実施例では、高速信号線とダミーパタンとの間の容量を、高速信号線とダミーパタンとの距離ではなく、ダミーパタンの形状を通常のパタンとは変えることで低減している。ダミーパタンを高速信号線の真下に配置する場合でも、図５に示したように中抜き形状とすることで、パタン密度を基準値以上にしてＣＭＰ処理における平坦化効果を得るとともに、高速信号線の信号速度に影響を及ぼす容量値を減らすことができる。

ＣＭＰの平坦化を主目的としてパタン密度だけに注力したダミーパタン設計方法では、信号の速度が遅くなり、その反対に、高速信号線の周りにダミーパタンを配置しないで信号の高速化を図る方法では、ＣＭＰ処理における平坦化が悪化し、結局、平坦化のシミュレーションから導かれる製造歩留まりのシミュレーションの値が実際の値からかけ離れたものになってしまう。

本発明では、上述したように、高速信号線に対してはダミーパタンとの容量を抑制し、かつ、パタン密度も基準値を満たすようにしている。そのため、２つの特性のいずれか一方が極端に悪化することはなく、両方を一定のレベルまで満たすことで、製造歩留まりおよび信号速度のシミュレーション値が実際の値により近づけることが可能となる。信号速度について配線設計段階におけるシミュレーション値が実際の値に近くなり、信号速度をより正確に見積もって配線を設計することが可能となる。

また、第１配線層の一定領域毎にパタン密度を確認して、ＣＭＰ処理で要求される平坦化の基準を満たすような大きさにしか拡大しないようにしている。このようにすると、単に高速信号線の真下を避けてダミーパタンを配置する従来の方法と比べて、高速信号線とダミーパタンとの間に生じる容量がより低減される。

本発明は、信号線に及ぼすダミーパタンの影響、およびＣＭＰの平坦化を一定の精度で制御しやすく、シミュレーション値に反映しやすい。そのため、低消費電力、および信号の高速化が求められる近年の製品において、ＣＭＰ工程を有し、ＣＭＰ工程で平坦化のためのダミーパタンを設ける必要がある半導体装置の配線に対する自動レイアウト処理に有用である。

なお、本実施形態および実施例では、配線層が２層の場合で説明したが、配線層は３層以上であってもよい。ＣＭＰ処理対象の配線層を上述の第１配線層に当てはめ、その１つ上の配線層を上述の第２配線層に当てはめればよい。

また、図１に示す情報処理装置１０では、表示部１３と操作部１４を設けていたが、情報処理装置１０に端末を接続し、その端末を操作して配線設計情報を情報処理装置１０に入力し、その端末に処理の結果を表示させるようにすれば、情報処理装置１０には表示部１３と操作部１４を設けなくてもよい。複数の端末を情報処理装置１０に接続すれば、複数の操作者が同じデータを共用することが可能となる。

本実施形態の情報処理装置の一構成例を示すブロック図である。 本実施形態の情報処理装置の動作手順を示すフローチャートである。 実施例１におけるダミーパタン設計方法を説明するための平面図である。 実施例１のダミーパタン設計方法を実行した場合の配線構造の断面図である。 実施例２におけるダミーパタン設計方法を説明するための平面図である。 実施例２のダミーパタン設計方法を実行した場合の配線構造の断面図である。

符号の説明

１０ 情報処理装置
１１ 記憶部
１２ 制御部

Claims (12)

1. 絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対するダミーパタン設計方法であって、
   前記第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、
   前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、
   前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置する、ダミーパタン設計方法。
2. 前記容量が前記所定の値以下になるまで前記第１のダミーパタンを前記第１の配線から離れる方向に配置する請求項１記載のダミーパタン設計方法。
3. 前記第１の配線の下方に前記第１のダミーパタンとして外形を残した中抜き形状のパタンを配置し、
   前記第１の配線との容量が前記所定の値以下になるまで前記第１のダミーパタンの中抜き部分のサイズを拡大する請求項１記載のダミーパタン設計方法。
4. 前記第１および第２のダミーパタンの配置を決めた後、前記第１の配線層について一定の領域毎にパタン密度が予め決められた基準値以上になるか否かを判定し、
   前記パタン密度が前記基準値より小さい領域があると、該領域の前記第１または第２のダミーパタンを拡大する、請求項１から３のいずれか１項記載のダミーパタン設計方法。
5. 絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対してダミーパタンを設計する情報処理装置であって、
   前記第１および第２の配線層に含まれる配線の配置の情報と前記第２の配線層において前記ダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線の情報を含む配線設計情報が格納された記憶部と、
   前記第２の配線層から前記第１の配線を抽出し、前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置する制御部と、
   を有する情報処理装置。
6. 前記制御部は、
   前記容量が前記所定の値以下になるまで前記第１のダミーパタンを前記第１の配線から離れる方向に配置する、請求項５記載の情報処理装置。
7. 前記制御部は、
   前記第１の配線の下方に前記第１のダミーパタンとして外形を残した中抜き形状のパタンを配置し、前記第１の配線との容量が前記所定の値以下になるまで前記第１のダミーパタンの中抜き部分のサイズを拡大する、請求項５記載の情報処理装置。
8. 前記制御部は、
   前記第１および第２のダミーパタンの配置を決めた後、前記第１の配線層について一定の領域毎にパタン密度が予め決められた基準値以上になるか否かを判定し、前記パタン密度が前記基準値より小さい領域があると、該領域の前記第１または第２のダミーパタンを拡大する、請求項５から７のいずれか１項記載の情報処理装置。
9. 絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の前記第１の配線層に対してダミーパタンを設計する処理をコンピュータに実行させるためのプログラムであって、
   前記第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、
   前記第１の配線との間で生じる容量が前記所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、
   前記第２の配線層において前記第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置する処理を前記コンピュータに実行させるためのプログラム。
10. 前記容量が前記所定の値以下になるまで前記第１のダミーパタンを前記第１の配線から離れる方向に配置する処理を有する請求項９記載のプログラム。
11. 前記第１の配線の下方に前記第１のダミーパタンとして外形を残した中抜き形状のパタンを配置し、
    前記第１の配線との容量が前記所定の値以下になるまで前記第１のダミーパタンの中抜き部分のサイズを拡大する処理を有する請求項９記載のプログラム。
12. 前記第１および第２のダミーパタンの配置を決めた後、前記第１の配線層について一定の領域毎にパタン密度が予め決められた基準値以上になるか否かを判定し、
    前記パタン密度が前記基準値より小さい領域があると、該領域の前記第１または第２のダミーパタンを拡大する処理を有する、請求項９から１１のいずれか１項記載のプログラム。

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