CN109545254A - 存储器芯片、控制其的缓冲器芯片模块以及存储器模块 - Google Patents

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Abstract

在一个实施例中，提供了一种存储器芯片。存储器芯片可以包括：芯片选择缓冲器，其被配置为接收芯片选择信号；命令缓冲器，其被配置为接收命令信号，其中，从芯片选择信号被激活开始经过一定时间以后，命令信号被输入，并且当命令信号被输入时，命令缓冲器被导通。

Description

存储器芯片、控制其的缓冲器芯片模块以及存储器模块
相关申请的交叉引用
本申请要求于2017年9月21日提交的申请号为10-2017-0121949的韩国专利申请的优先权，其全部内容通过引用结合在本文中。
技术领域
实施例的各种示例总体而言可以涉及一种具有降低的功耗的存储器芯片、控制存储器芯片的缓冲器芯片模块以及包括存储器芯片的存储器模块。
背景技术
图1为示出传统的存储系统的框图。
传统的存储系统包括存储器模块10以及控制存储器模块10的主机20。
存储器模块10包括多个存储器芯片11-1、11-2、11-3和11-4以及缓冲器芯片12。
在图1中，存储器芯片11-1、11-2、11-3和11-4构成一个存储排(rank)。
为了保持在多个存储排连接到沟道(Channel)时的信号质量，缓冲器芯片12被包括在存储器模块中，并且主机20经由缓冲器芯片12来控制存储器芯片11-1、11-2、11-3和11-4，而不是缓冲器芯片12直接控制存储器芯片11-1、11-2、11-3和11-4。
此时，缓冲器芯片12缓冲从主机20施加的控制信号和数据信号，并且将控制信号和数据信号提供给存储器芯片。
每个存储器芯片包括各种类型的缓冲器，诸如芯片选择缓冲器、命令缓冲器和地址缓冲器。
通常，所有存储器芯片的所有缓冲器都保持在激活状态，并且即使仅使用存储器模块10的一部分存储器芯片，也会消耗待机功率。换言之，所有存储器芯片的所有缓冲器都被导通且保持导通状态。
近年来，在存储器模块10中使用了大量的存储器芯片，因此功耗也进一步增加。
因此，需要一种用于降低存储器芯片和存储器模块10中的待机功率的技术。
发明内容
在一个实施例中，存储器芯片可以包括：芯片选择(CS)缓冲器，其被配置为接收芯片选择信号；以及命令(CMD)缓冲器，其被配置为接收命令信号，其中，从芯片选择信号被激活开始经过一定时间以后，命令信号被输入，并且当命令信号被输入时，CMD缓冲器被导通。
在一个实施例中，缓冲器芯片模块可以包括：控制信号队列，其被配置为接收控制信号，该控制信号被划分为芯片选择信号、命令信号和地址信号，并且被配置为储存芯片选择信号、命令信号和地址信号；以及仲裁器，其被配置为根据预定的时序条件来输出储存在控制信号队列中的控制信号，其中，从芯片选择信号被激活开始经过一定时间以后，仲裁器输出命令信号。
在一个实施例中，存储器模块可以包括多个存储器芯片，每个存储器芯片包括：缓冲芯片选择信号的芯片选择(CS)缓冲器、缓冲芯片识别信号的芯片识别(CID)缓冲器、缓冲命令信号的命令(CMD)缓冲器以及缓冲地址信号的地址(ADDR)缓冲器；以及缓冲器芯片模块，其被配置为将芯片选择信号、芯片识别信号、命令信号以及地址信号输出至多个存储器芯片，其中，当芯片选择信号被激活时，或者从芯片选择信号被激活开始经过预定时间以后，缓冲器芯片模块输出芯片识别信号，并且在芯片选择信号被激活之前，多个存储器芯片之中的存储器芯片中包括的CMD缓冲器和ADDR缓冲器保持关断。
附图说明
图1为示出传统的存储系统的框图。
图2为示出根据本公开的一个实施例的存储系统的框图。
图3为示出根据本公开的另一个实施例的存储系统的框图。
图4为根据本公开的一个实施例的存储器芯片的框图。
图5为根据本公开的一个实施例的缓冲器芯片模块的框图。
图6至图17为示出根据本公开的一个实施例的存储器芯片和缓冲器芯片模块的操作的时序图。
具体实施方式
下面结合附图描述各种实施例。
图2为示出根据本公开的一个实施例的存储系统的框图。
根据本公开的一个实施例的存储系统包括存储器模块100和主机200。
主机200可以被实现为存储器控制器，或者是其中包括存储器控制器的处理器。
存储器模块100通过沟道连接到主机200，并且发送和接收控制信号和数据信号。
存储器模块100可以包括一个存储排或更多个存储排。
在本实施例中，存储器模块100包括相同存储排中包括的多个存储器芯片110、120、130和140。
多个存储器芯片110、120、130和140可以被制造为独立芯片，或者可以被制造在多芯片封装中并且被包括在一个半导体芯片中。
存储器芯片110包括CS(芯片选择)缓冲器111、CID(芯片识别)缓冲器112、命令缓冲器113和地址缓冲器114。本文中，可以仅举例一个存储器芯片110，但是相关联的描述可以适用于一个存储器芯片110和/或其它存储器芯片120、130和140中的任意一个或更多个。这也适用于CS缓冲器111、CID缓冲器112、命令缓冲器113和地址缓冲器114。可以举例CS缓冲器111，但是相关联的描述可以适用于与存储器芯片110、120、130和140中的任意一个或更多个相关联的CS缓冲器111和/或任意缓冲器112、113和114。
CS缓冲器111始终被导通。
根据设置，CID缓冲器112可以与CS缓冲器111同时被导通，或者在CS缓冲器111被导通之后而被导通。
在本公开中，命令缓冲器113和地址缓冲器114在所有的存储器芯片中都不被导通。
例如，命令缓冲器113和地址缓冲器114仅在与输入到CID缓冲器112的CID信号相对应的存储器芯片中被导通，而在其它存储器芯片中不被导通。
由此，可以降低由于保持命令缓冲器113和地址缓冲器114处于导通状态而产生的功耗。
在本实施例中，假设存储器芯片110的命令缓冲器和地址缓冲器被导通，而包括在其它存储器芯片120、130和140中的命令缓冲器和地址缓冲器不被导通。
根据设置，命令缓冲器113可以与CS缓冲器111同时被导通，或者在CS缓冲器111被导通之后而被导通。
命令缓冲器113可以与CID缓冲器112同时被导通，或在CID缓冲器112被导通之后而被导通。
根据设置，地址缓冲器114可以与命令缓冲器113同时被导通，或者在命令缓冲器113被导通之后而被导通。
根据本实施例的存储器模块100还包括缓冲器芯片模块1000。
缓冲器芯片模块1000控制在共享连接到主机200的沟道的一个或更多个存储排中包括的存储器芯片。
如上所述，存储器芯片110至140是包括在一个存储排中的存储器芯片。
缓冲器芯片模块1000可以在主机200与存储器芯片之间发送和接收控制信号和数据。
即，缓冲器芯片模块1000可以缓冲从主机200提供的写入数据，并将所缓冲的写入数据提供给存储器芯片，缓冲从存储器芯片输出的读取数据，并将所缓冲的读取数据输出到主机200。
缓冲器芯片模块1000缓冲从主机200接收的包括CS信号、CID信号、CMD信号和ADDR信号的控制信号，并将CS信号、CID信号、CMD信号和ADDR信号提供给存储器芯片。
缓冲器芯片模块1000可以针对每个控制信号来设置用于将控制信号输出到存储器芯片的不同时序。
缓冲器芯片模块1000将芯片选择信号CS输出到存储器芯片，并且在经过预定时间之后将芯片识别信号CID输出到存储器芯片。CS缓冲器111可以接收芯片选择信号CS。进一步地，CID缓冲器112可以接收芯片识别信号CID。
缓冲器芯片模块1000将芯片识别信号CID输出到存储器芯片，并且在经过预定时间之后将命令信号CMD输出到存储器芯片。CID缓冲器112可以接收芯片识别信号CID。进一步地，命令缓冲器113可以接收命令信号CMD。
缓冲器芯片模块1000将命令信号CMD输出到存储器芯片，并且在经过预定时间之后将地址信号ADDR输出到存储器芯片。命令缓冲器113可以接收命令信号CMD。进一步地，地址缓冲器114可以接收地址信号ADDR。
此时，可以预先设置各个信号之间的时间间隔。
输出每个控制信号的时序必须与激活存储器芯片中的与控制信号相对应的缓冲器的时序相匹配。
因此，必须预先在存储器芯片中设置前面所设置的信号的每一个的输出时序。
缓冲器芯片模块1000可以缓冲从主机200提供的时钟信号CLK和时钟使能信号CKE，并且将所缓冲的信号提供给存储器芯片110。
在下面的框图中，不单独显示时钟信号CLK和时钟使能信号CKE。
在图2的实施例中，缓冲器芯片模块1000被包括在存储器模块100中，但是在其它实施例中，缓冲器芯片模块可以被嵌入到主机中。
图3为示出根据本公开的另一个实施例的存储系统的框图。
参考图3，主机200包括存储器控制器210和缓冲器芯片模块1000'。
缓冲器芯片模块1000'基本上执行与图2的缓冲器芯片模块1000相同的功能。
存储器模块100可以包括如图2中所公开的单独的缓冲器芯片，以缓冲从缓冲器芯片模块1000'输出的信号。
如果信号质量没有问题，则可以省略单独的缓冲器芯片。
图4为根据本公开的一个实施例的存储器芯片110的框图。
根据本发明的一个实施例的存储器芯片110包括如上所述的CS缓冲器111、CID缓冲器112、命令缓冲器113和地址缓冲器114。
根据本公开的一个实施例的存储器芯片110还可以包括缓冲器激活控制器115、时序电路116和配置寄存器117。
缓冲器激活控制器115控制CS缓冲器111、CID缓冲器112、命令缓冲器113和地址缓冲器114的激活。
缓冲器激活控制器115控制缓冲器111、112、113和114的激活时序，从而可以正常输入与缓冲器111、112、113和114相对应的控制信号。
例如，在命令信号被输入之前，命令缓冲器113保持关断状态。当命令信号被输入时，命令缓冲器113被导通。因此，可以减少命令缓冲器113被导通的时间。
通过在命令缓冲器113被激活之后的某个时间处激活地址缓冲器114，可以降低地址缓冲器114中的功耗。
缓冲器激活控制器115可以参考时序电路116和配置寄存器117。
配置寄存器117可以储存关于是否以不同的方式控制激活每个缓冲器的时序的时序信息和激活的时序。在一个示例中，配置寄存器117可以储存关于命令缓冲器113和地址缓冲器114的激活的时序信息。
在DRAM的情况下，配置寄存器117可以作为模式寄存器组的一部分而被包括在其中，但根据本实施例，配置寄存器117可以被包括在单独的元件中。
配置寄存器117可以根据单独的程序命令来设置。
在一个实施例中，在存储器芯片110被安装到存储器模块100之前，配置寄存器117可以被设置为具有预定的时序条件。
在另一个实施例中，在配置寄存器117被安装到存储器芯片110的状态下，配置寄存器117可以在缓冲器芯片模块1000的控制下来设置。
配置寄存器117可以被设置为使得所有的缓冲器始终被导通。在这种情况下，存储器芯片110可以以传统方式来操作。
配置寄存器117可以设置在每个缓冲器被导通的时间与芯片选择信号CS被施加的时间之间的时序信息。
时序电路116判断是否已经过了超过设定时间的时间。
以这种方式，缓冲器激活控制器115可以根据参考配置寄存器117和时序电路116的预设时序条件来激活或者去激活每个缓冲器。在一个示例中，缓冲器激活控制器115可以控制命令缓冲器113和地址缓冲器114的激活，其中，命令缓冲器113和地址缓冲器114可以参考配置寄存器117以获得关于CMD缓冲器113和地址缓冲器114的激活的时序信息。
针对不需要地址信号的命令，缓冲器激活控制器115可能不会激活地址缓冲器114，其中，可以基于命令信号的类型来确定需要地址信号的命令。
图5为根据本公开的一个实施例的缓冲器芯片模块1000的框图。
图5的实施例对应于如图2所示的缓冲器芯片模块1000被包括在存储器模块100中的实施例。
在图3的实施例中，缓冲器芯片模块1000'可以具有与图5的缓冲器芯片模块1000基本相同的配置。
在图3的实施例中的缓冲器芯片模块1000'与包括在图3的主机200中的存储器控制器210而不是图5的主机200对接。
参考图5，缓冲器芯片模块1000包括：主机接口1100，其用于向主机200发送控制信号和数据信号以及从主机200接收控制信号和数据信号；以及存储器接口1200，其用于向存储器芯片110发送控制信号和数据信号以及从存储器芯片110接收控制信号和数据信号。
缓冲器芯片模块1000包括控制信号输入电路1300、控制信号队列1400、仲裁器1500、写入数据缓冲器1600和读取数据缓冲器1700。
控制信号队列1400包括与控制信号的类型相对应的多个子队列。
控制信号队列1400包括使芯片选择信号CS排队的CS队列1410、使芯片识别信号CID排队的CID队列1420、使命令信号CMD排队的命令队列1430以及用于使地址信号ADDR排队的地址队列1440。
控制信号输入电路1300根据类型来划分从主机接口1100输入的控制信号，并将所划分的控制信号输入到控制信号队列1400。
控制信号输入电路1300将芯片选择信号输入到CS队列1410、将控制信号的芯片识别信号输入到CID队列1420、将命令信号输入到命令队列1430以及将地址信号输入到地址队列1440。
仲裁器1500根据预定的时序条件来将储存在控制信号队列1400中的控制信号输出到存储器接口1200。
在输出芯片选择信号CS之后，仲裁器1500根据预定的时序条件来依次输出芯片识别信号CID、命令信号和地址信号。在一个示例中，仲裁器1500可以从芯片选择信号CS被激活开始经过一定时间以后输出命令信号CMD。进一步地，仲裁器1500可以从命令信号CMD被输出开始经过一定时间以后输出地址信号ADDR。更进一步地，仲裁器1500可以在芯片选择信号CS被激活之后而在输出命令信号CMD之前，输出芯片识别信号CID。
此时，从仲裁器1500依次输出控制信号的时序条件应当与图4中的存储器芯片110的配置寄存器117中设置的时序条件相匹配。
例如，当芯片识别信号CID被输出时，存储器芯片110的CID缓冲器112必须被导通，当命令信号被输出时，命令缓冲器113必须被导通，当地址信号被输出时，地址缓冲器必须被导通。
写入数据缓冲器1600缓冲从主机接口1100输入的数据信号，并将所缓冲的数据信号输出到存储器接口1200。
读取数据缓冲器1700缓冲从存储器接口1200输入的数据信号，并将所缓冲的数据信号输出到主机接口1100。
图6至图17为示出根据本公开的一个实施例的存储器芯片和缓冲器芯片模块的操作的时序图。
如上所述，与芯片识别信号不对应的存储器芯片中包括的命令缓冲器和地址缓冲器保持关断状态，从而降低功耗。换言之，当芯片识别信号与存储器芯片不对应时，命令缓冲器和地址缓冲器可以保持关断状态。
在下文中，将基于施加与存储器芯片110相对应的芯片识别信号的假设来描述本公开的实施例。
图6至图9对应于时钟使能信号CKE被保持在高电平使得存储器芯片执行通常的读取操作或写入操作的情况。
在图6中，在芯片选择信号CS被激活的时间T0处，缓冲器芯片模块1000开始输出芯片识别信号CID、命令信号CMD和地址信号ADDR。
在图6中，存储器芯片110始终导通CS缓冲器111、CID缓冲器112、命令缓冲器113和地址缓冲器114并保持CS缓冲器111、CID缓冲器112、命令缓冲器113和地址缓冲器114的导通状态。
图7示出了在芯片选择信号CS被激活的时间T0处输出芯片识别信号CID和命令信号CMD，而在从时间T0开始经过预定时间后的时间T1处输出地址信号的操作。
在图7中，在时间T0处，存储器芯片110始终导通CS缓冲器111、CID缓冲器112和命令缓冲器113并保持CS缓冲器111、CID缓冲器112和命令缓冲器113的导通状态，而在地址信号ADDR被输入的时间T1处，存储器芯片110导通地址缓冲器，因此降低功耗。
图8为示出在以下情况时缓冲器芯片模块1000的操作的时序图，该情况为：在从芯片选择信号CS被激活的时间T0开始经过预定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，而在从芯片识别信号CID被输出的时间T1开始经过预定时间后的时间T2处，缓冲器芯片模块1000开始输出命令信号CMD和地址信号ADDR。
在图8中，在时间T0处，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处，存储器芯片110导通CID缓冲器112，以及在时间T2处，存储器芯片110导通CMD缓冲器113和ADDR缓冲器114，因此降低功耗。
图9为示出在以下情况时缓冲器芯片模块1000的操作的时序图，该情况为：在从芯片选择信号CS被激活的时间T0开始经过预定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，在从T1开始经过预定时间后的时间T2处，缓冲器芯片模块1000输出命令信号CMD，以及在从T2开始经过预定时间后的时间T3处，缓冲器芯片模块1000输出地址信号ADDR。
在图9中，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处存储器芯片110导通CID缓冲器112，在T2处存储器芯片110导通CMD缓冲器113，以及在T3处存储器芯片110导通ADDR缓冲器114，因此降低功耗。
图10至图13对应于时钟使能信号CKE转变为低电平且存储器芯片执行自刷新操作的情况。
在图10中，缓冲器芯片模块1000在芯片选择信号CS被激活的时间T0处开始输出芯片识别信号CID、命令信号CMD和地址信号。
时钟使能信号CKE在时间T0处转换到低电平并且将刷新命令REF输出为命令信号CMD。
存储器芯片110始终导通图10中的CS缓冲器111、CID缓冲器112、CMD缓冲器113和ADDR缓冲器114并保持图10中的CS缓冲器111、CID缓冲器112、CMD缓冲器113和ADDR缓冲器114的导通状态。
图11示出了在芯片选择信号CS激活的时间T0处，缓冲器芯片模块1000输出芯片识别信号CID和命令信号CMD，而在从时间T0开始经过预定时间后的时间T1处，缓冲器芯片模块1000输出地址信号ADDR。
时钟使能信号CKE在时间T0处转换为低电平，以及随后，将刷新命令REF输出为命令信号CMD。
在图11中，存储器芯片110始终导通CS缓冲器111、CID缓冲器112和CMD缓冲器113并保持CS缓冲器111、CID缓冲器112和CMD缓冲器113的导通状态，并且在地址信号ADDR被输入的时间T1处，存储器芯片110导通ADDR缓冲器114，因此降低功耗。
图12示出了在从芯片选择信号CS被激活的时间T0开始经过预定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，而在时间T2处，缓冲器芯片模块1000输出命令信号CMD和地址信号ADDR。
在时间T1与时间T2之间的时间T11处，时钟使能信号CKE转变为低电平，以及随后，将刷新命令REF输出为命令信号CMD。
在图12中，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处导通CID缓冲器112，以及在时间T2处导通CMD缓冲器113和ADDR缓冲器114，因此降低功耗。
图13示出了在从芯片选择信号CS被激活的时间T0开始经过一定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，在从时间T1开始经过一定时间后的时间T2处，缓冲器芯片模块1000输出命令信号CMD，以及在从时间T2开始经过一定时间后的时间T3处，缓冲器芯片模块1000输出地址信号ADDR。
在时间T1与时间T2之间的时间T11处，时钟使能信号CKE转变为低电平，以及随后，将刷新命令REF输出为命令信号CMD。
在图13中，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处导通CID缓冲器112，在时间T2处导通CMD缓冲器113，在时间T3处导通ADDR缓冲器114，因此降低功耗。
图14至图17对应于时钟使能信号CKE转变为高电平以及随后存储器芯片完成自刷新操作的情况。
图14示出了在芯片选择信号CS被激活的T0处，缓冲器芯片模块1000输出芯片识别信号CID、命令信号CMD和地址信号ADDR。
时钟使能信号CKE在时间T0处转变为高电平，以及随后，将非操作信号NOP输出为命令信号CMD。在本实施例中，非操作信号NOP表示停止刷新操作。
在图14中，存储器芯片110始终导通CS缓冲器111、CID缓冲器112、CMD缓冲器113和ADDR缓冲器114并保持CS缓冲器111、CID缓冲器112、CMD缓冲器113和ADDR缓冲器114的导通状态。
图15示出了在芯片选择信号CS被激活的时间T0处，输出芯片识别信号CID和命令信号CMD，而在从时间T0开始经过一定时间后的时间T1处，输出地址信号ADDR。
时钟使能信号CKE在时间T0处转变为高电平，且将非操作信号NOP输出为命令信号CMD。
在图15中，存储器芯片110始终导通CS缓冲器111、CID缓冲器112和CMD缓冲器113并保持CS缓冲器111、CID缓冲器112和CMD缓冲器113的导通状态，在地址信号ADDR被输入的时间T1处，存储器芯片110导通ADDR缓冲器114，因此降低功耗。
图16示出了在从芯片选择信号CS被激活的时间T0开始经过一定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，而在从时间T1开始经过一定时间后的时间T2处，缓冲器芯片模块1000输出命令信号CMD和地址信号ADDR。
在时间T1与时间T2之间的时间T11处，时钟使能信号CKE转变为高电平，以及随后，将非操作信号NOP输出为命令信号CMD。
在图16中，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处导通CID缓冲器112，以及在时间T2处导通CMD缓冲器113和ADDR缓冲器114，因此降低功耗。
图17示出了缓冲器芯片模块1000在从芯片选择信号CS被激活的T0开始经过一定时间后的时间T1处，缓冲器芯片模块1000输出芯片识别信号CID，在从T1开始经过一定时间后的T2处，缓冲器芯片模块1000输出命令信号CMD，以及在从T2开始经过一定时间后的T3处，缓冲器芯片模块1000输出地址信号ADDR。
在时间T1与时间T2之间的时间T11处，时钟使能信号CKE转变为高电平，以及随后，将非操作信号NOP输出为命令信号CMD。
在图17中，在时间T0处，存储器芯片110始终导通CS缓冲器111并保持CS缓冲器111的导通状态，在时间T1处导通CID缓冲器112，在T2处导通CMD缓冲器113，以及在T3处导通ADDR缓冲器114，因此降低功耗。
如上所述，根据本公开的一个实施例的存储器芯片和存储器模块可以通过控制缓冲器的激活时序来降低功耗。
尽管已经出于说明的目的描述了各种实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离如所附权利要求中所限定的本公开的精神和范围的情况下进行各种变化和修改。

Claims (20)

1.一种存储器芯片，包括：
芯片选择CS缓冲器，其被配置为接收芯片选择信号；以及
命令CMD缓冲器，其被配置为接收命令信号，
其中，从芯片选择信号被激活开始经过一定时间以后，命令信号被输入，并且当命令信号被输入时，CMD缓冲器被导通。
2.如权利要求1所述的存储器芯片，还包括地址ADDR缓冲器，其被配置为接收地址信号，其中，从命令信号被输入开始经过一定时间以后，地址信号被输入，并且当地址信号被输入时，ADDR缓冲器被导通。
3.如权利要求1所述的存储器芯片，还包括：
芯片识别CID缓冲器，其被配置为接收芯片识别信号。
4.如权利要求3所述的存储器芯片，其中，从芯片选择信号被激活开始经过一定时间以后且在命令信号被输入之前，芯片识别信号被输入，并且当芯片识别信号被输入时，CID缓冲器被导通。
5.如权利要求3所述的存储器芯片，其中，当芯片识别信号与存储器芯片不对应时，CMD缓冲器和ADDR缓冲器保持关断状态。
6.如权利要求1所述的存储器芯片，还包括：
缓冲器激活控制器，其被配置为控制CMD缓冲器和地址ADDR缓冲器的激活。
7.如权利要求6所述的存储器芯片，还包括：
配置寄存器，其被配置为储存关于CMD缓冲器和ADDR缓冲器的激活的时序信息，
其中，缓冲器激活控制器基于关于CMD缓冲器和ADDR缓冲器的激活的时序信息来控制CMD缓冲器和ADDR缓冲器的激活。
8.一种缓冲器芯片模块，包括：
控制信号队列，其被配置为接收控制信号，所述控制信号被划分为芯片选择信号、命令信号和地址信号，并且被配置为储存芯片选择信号、命令信号和地址信号；以及
仲裁器，其被配置为根据预定的时序条件来输出储存在控制信号队列中的控制信号，
其中，从芯片选择信号被激活开始经过一定时间以后，仲裁器输出命令信号。
9.如权利要求8所述的缓冲器芯片模块，其中，从命令信号被输出开始经过一定时间以后，仲裁器输出地址信号。
10.如权利要求8所述的缓冲器芯片模块，其中，控制信号还包括芯片识别信号，并且在芯片选择信号被激活以后且输出命令信号之前，仲裁器输出芯片识别信号。
11.如权利要求8所述的缓冲器芯片模块，还包括：
控制信号输入电路，其被配置为将控制信号划分并储存在控制信号队列中；
主机接口，其被配置为向存储器控制器或主机发送信号或从存储器控制器或主机接收信号；
存储器接口，其被配置为在仲裁器与存储器芯片或包括存储器芯片的存储器模块之间发送或接收信号；以及
数据缓冲器，其被配置为在主机接口与存储器接口之间缓冲数据。
12.一种存储器模块，包括：
多个存储器芯片，每个存储器芯片包括：缓冲芯片选择信号的芯片选择CS缓冲器、缓冲芯片识别信号的芯片识别CID缓冲器、缓冲命令信号的命令CMD缓冲器和缓冲地址信号的地址ADDR缓冲器；以及
缓冲器芯片模块，其被配置为向所述多个存储器芯片输出芯片选择信号、芯片识别信号、命令信号和地址信号；
其中，当芯片选择信号被激活时或者从芯片选择信号被激活开始经过预定时间以后，缓冲器芯片模块输出芯片识别信号，并且在芯片选择信号被激活之前，所述多个存储器芯片之中的存储器芯片中包括的CMD缓冲器和ADDR缓冲器保持关断。
13.如权利要求12所述的存储器模块，其中，与芯片选择信号不对应的存储器芯片中包括的CMD缓冲器和ADDR缓冲器保持关断。
14.如权利要求13所述的存储器模块，其中，从芯片选择信号被激活开始经过预定时间以后，缓冲器芯片模块输出命令信号，并且当命令信号被输入时，与芯片选择信号相对应的存储器芯片激活其中的CMD缓冲器。
15.如权利要求14所述的存储器模块，其中，从命令信号被输出开始经过预定时间以后，缓冲器芯片模块输出地址信号，并且当地址信号被输入时，与芯片选择信号相对应的存储器芯片激活所述存储器芯片中的ADDR缓冲器。
16.如权利要求14所述的存储器模块，其中，所述多个存储器芯片中的每个存储器芯片还包括缓冲器激活控制器，其被配置为控制存储器芯片的CS缓冲器、CID缓冲器、CMD缓冲器和ADDR缓冲器的激活。
17.如权利要求14所述的存储器模块，其中，所述多个存储器芯片中的每个存储器芯片还包括配置寄存器，其被配置为在所述配置寄存器中储存关于CS缓冲器、CID缓冲器、CMD缓冲器和ADDR缓冲器的激活的时序信息，并且缓冲器激活控制器参考配置寄存器来控制激活。
18.如权利要求12所述的存储器模块，其中，缓冲器芯片模块包括：
控制信号队列，其被配置为接收控制信号，所述控制信号被划分为芯片选择信号、芯片识别信号、命令信号和地址信号，并且被配置为储存芯片选择信号、芯片识别信号、命令信号和地址信号；以及
仲裁器，其被配置为根据预定的时序条件输出储存在控制信号队列中的控制信号。
19.根据权利要求18所述的存储器模块，其中，缓冲器芯片模块包括：
控制信号输入电路，其被配置为将控制信号划分并储存在控制信号队列中；
主机接口，其被配置为向存储器控制器或主机发送信号或从存储器控制器或主机接收信号；
存储器接口，其被配置为在仲裁器与存储器芯片或包括存储器芯片的存储器模块之间发送或接收信号；以及
数据缓冲器，其被配置为在主机接口与存储器接口之间缓冲数据。
20.根据权利要求12所述的存储器模块，其中，所述多个存储器芯片被包括在单个半导体芯片中。
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