CN109542503B - 一种优化存储链路兼容性的方法及系统 - Google Patents

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Abstract

本发明实施例公开了一种优化存储链路兼容性的方法及系统，属于固件优化技术领域，所述方法包括使用示波器采集数据中心内各个机型的链路参数，根据链路参数的的眼图，选择每个机型的最优链路参数，在BIOS配置界面中为各个机型的最优链路参数设置选项，与现有技术相比，本发明有效的避免了链路参数选取不合适造成的信号质量变差、引发链路数据的接收错误、链路瘫痪、掉盘宕机、客户端业务中断和数据丢失的问题。

Description

一种优化存储链路兼容性的方法及系统
技术领域
本发明涉及固件优化技术领域,具体地说是一种优化存储链路兼容性的方法及系统。
背景技术
随着大数据、云计算、人工智能时代的到来，互联网业务量出现猛烈增长，计算量及计算频率随之增大，数据量雪崩式的增加，海量的数据需要存储，存储子系统作为数据存储的主要链路及媒介显得尤为重要，不仅需要巨大容量的云盘，而且对存储子系统链路的稳定性提出来了很高的要求，存储链路异常会引起数据传输和采集出现错误，轻微的错误是可以纠正，但会引起数据传输效率的降低，性能的下降，严重的会造成整条链路的瘫痪，引发硬盘掉盘、系统宕机，由此所引发的后果则是客户的业务中断，数据丢失，造成的损失不可预估。
服务器系统中，我们的存储链路通常包括操作系统、驱动、CPU(CentralProcessing Unit/Processor，中央处理器)、存储设备等几个部分。根据产品的不同应用环境和场景，有的存储链路直接通过南桥中的SATA(Serial Advanced TechnologyAttachment，串行高级技术附件)控制器连接存储设备，有的存储链路使用SAS(SerialAttached SCSI，串行连接SCSI)/RAID(Redundant Arrays of Independent Drives，磁盘阵列)卡来进行PCIE(Peripheral component interconnect express，高速串行总线)信号和SAS信号之间的转化来扩展存储设备的数量，有的存储链路直接通过CPU中的PCIE控制器连接更高速的NVMe(Non-Volatile Memory express，非易失性内存主机控制器接口规范)硬盘，不同的存储链路连接方式对应的各自适用的链路参数，链路参数包含SI(SpaceIdentity，空间识别)相关的一些参数，如CTLE(Continuous time linear equalization，连续时间线性均衡)、TXEQ(Transmitter side equalization，发送端均衡)等，时钟相关的参数，如SSC(Spread Spectrum Configuration扩频配置)，这些参数通常会固化到BIOS(Basic Input Output System，基本输入输出系统)中。
如果参数选取不合适就会造成信号质量较差，引发链路数据的接收错误，轻微的会影响存储和计算性能，严重的会引起链路瘫痪，导致掉盘宕机，引发客户端业务中断，数据丢失。对客户而言，为了方便整个数据中心的维护工作，往往会选用一版BIOS适用于多种机型，对于不同机型而言，链路特性是不一样的，链路的参数也就不尽相同，这种情况下一版BIOS很难解决多个机型问题。
发明内容
本发明实施例中提供了一种存储链路兼容性的固件优化设计方法及系统，以解决现有技术中一版BIOS很难解决多个机型问题。
为了解决上述技术问题，本发明实施例公开了如下技术方案：
本发明第一方面提供了一种存储链路兼容性的固件优化设计方法，包括以下步骤：
S1，采集数据中心内各个机型的链路参数；
S2，根据链路参数的的眼图，选择每个机型的最优链路参数；
S3，在BIOS配置界面中为各个机型的最优链路参数设置选项。
可选地，S1中使用示波器采集各个机型的链路参数，采集的链路参数是CTLE。
可选地，S2中根据链路参数的的眼图，选择每个机型的最优链路参数的具体过程为：
使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值小于第一阈值的若干个CTLE；
分别计算所述绝对值小于第一阈值的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，并保存在BIOS的寄存器中；
将余量大于第二阈值的若干个CTLE分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error(可纠正的错误)的数量，选择correctable error数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中。
可选地，所述余量的计算过程为：
从CTLE的眼图参数中获取PCIE的四个差分对和SPEC(Standard PerformanceEvaluation Corporation，标准性能评估测试)，计算PCIE的四个差分对的平均值，计算所述平均值与SPEC的差值，将差值除以平均值得到余量。
可选地，S3中在BIOS配置界面中为各个机型的最优链路参数设置选项的具体过程为：
在BIOS配置界面中，将各个机型的最优链路参数保存在选项的对应程序中，使得每一选项对应每个机型的最优链路参数。
本发明第二方面提供了一种优化存储链路兼容性的系统，包括链路参数采集系统、链路参数选择系统和链路参数链接系统；
链路参数采集系统采集数据中心内各个机型的链路参数；
链路参数选择系统根据链路参数的眼图，选择每个机型的最优链路参数；
链路参数链接系统在BIOS配置界面中为各个机型的最优链路参数设置选项。
可选地，所述链路参数选择系统包括计算单元和测试单元；
计算单元使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值小于第一阈值的若干个CTLE，分别计算所述绝对值小于第一阈值的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，并保存在BIOS的寄存器中；
测试单元将余量大于第二阈值的若干个CTLE在相同时间内分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error的数量，选择correctableerror数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
1、本发明使用示波器采集各个机型的链路参数，根据链路参数的的眼图，选择每个机型的最优链路参数，在BIOS配置界面中为各个机型的最优链路参数设置选项，满足了选用一版BIOS适用于多种机型，并且BIOS配置界面中的选项都对应各个机型的最优链路参数，有效的避免了链路参数选取不合适造成的信号质量变差、引发链路数据的接收错误、链路瘫痪、掉盘宕机、客户端业务中断和数据丢失的问题。
2、在最优链路参数的选择过程中，首先使用眼图的左偏移量、右偏移量和余量从理论上选取若干个CTLE，然后通过实际测试的方式从若干个CTLE中选择出最优链路参数，保证了最优链路参数选择的合理性和可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明所述方法实施例的流程示意图；
图2是本发明所述系统实施例的模块示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图1所示，本发明的一种存储链路兼容性的固件优化设计方法，包括以下步骤：
S1，采集数据中心内各个机型的链路参数；
S2，根据链路参数的的眼图，选择每个机型的最优链路参数；
S3，在BIOS配置界面中为各个机型的最优链路参数设置选项。
步骤S1中，使用示波器采集各个机型的链路参数，采集的链路参数是CTLE。
同一代intel(英特尔)CPU平台的不同存储链路架构组成一种机型，比如：机型一为存储设备是PCIE设备，CPU的PCIE控制器通过转接卡连接NVMe硬盘，机型二为存储设备是SATA/SAS设备，CPU的PCIE控制器通过SAS/RAID卡连接SATA/SAS硬盘。
步骤S2中，根据链路参数的的眼图，选择每个机型的最优链路参数的具体过程为：
S201，使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值在零到第一阈值范围内的若干个CTLE；
S202，分别计算所述零到第一阈值范围内的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，将余量大于第二阈值的若干个CTLE保存在BIOS的寄存器中；
S203，将余量大于第二阈值的若干个CTLE分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error的数量，选择correctable error数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中。
第一阈值和第二阈值由人为进行设定，如第一阈值设定为2％，第二阈值设定为40％。
S202中余量的计算过程为：
从机型的CTLE的眼图参数中获取PCIE的四个差分对和SPEC，计算PCIE的四个差分对的平均值，计算所述平均值与SPEC的差值，将差值除以平均值得到余量。
对于每一机型的CTLE，在生成CTLE的眼图时，示波器会自动采集PCIE的四个差分对和SPEC，并显示在示波器的眼图参数表格中。
步骤S3中，在BIOS配置界面中为各个机型的最优链路参数设置选项的具体过程为：
在BIOS配置界面中，将各个机型的最优链路参数保存在选项的对应程序中，使得每一选项对应每个机型的最优链路参数。
BIOS配置界面是一个GUI界面，在GUI界面中根据机型的数量新建相同数量的选项，将各个机型的最优链路参数保存在每一个选项对应的程序中。
如将机型一的最优链路参数保存在选项一对应的程序中，将机型二的最优链路参数保存在选项二对应的程序中，将机型三的最优链路参数保存在选项三对应的程序中，当选择选项一时，运行机型一的最优链路参数，当选择选项二时，运行机型二的最优链路参数，当选择选项三时，运行机型三的最优链路参数。
如图2所示，本发明的一种存储链路兼容性的固件优化设计系统，包括链路参数采集系统1、链路参数选择系统2和链路参数链接系统3；
链路参数采集系统1采集数据中心内各个机型的链路参数；
链路参数选择系统2根据链路参数的眼图，选择每个机型的最优链路参数；
链路参数链接系统3在BIOS配置界面中为各个机型的最优链路参数设置选项。
链路参数选择系统2包括计算单元201和测试单元202；
计算单元201使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值小于第一阈值的若干个CTLE，分别计算所述绝对值小于第一阈值的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，并保存在BIOS的寄存器中；
测试单元202将余量大于第二阈值的若干个CTLE在相同时间内分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error的数量，选择correctableerror数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中。
以上所述只是本发明的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本发明的保护范围。

Claims (3)

1.一种优化存储链路兼容性的方法，其特征是，包括以下步骤：
S1，采集数据中心内各个机型的链路参数；
S2，根据链路参数的眼图，选择每个机型的最优链路参数；
S3，在BIOS配置界面中为各个机型的最优链路参数设置选项；
S1中使用示波器采集各个机型的链路参数，采集的链路参数是CTLE；
S2中根据链路参数的眼图，选择每个机型的最优链路参数的具体过程为：
使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值小于第一阈值的若干个CTLE；
分别计算所述绝对值小于第一阈值的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，并保存在BIOS的寄存器中；
将余量大于第二阈值的若干个CTLE分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error的数量，选择correctable error数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中；
所述余量的计算过程为：
从CTLE的眼图参数中获取PCIE的四个差分对和SPEC，计算PCIE的四个差分对的平均值，计算所述平均值与SPEC的差值，将差值除以平均值得到余量。
2.根据权利要求1所述的一种优化存储链路兼容性的方法，其特征是，S3中在BIOS配置界面中为各个机型的最优链路参数设置选项的具体过程为：
在BIOS配置界面中，将各个机型的最优链路参数保存在选项的对应程序中，使得每一选项对应每个机型的最优链路参数。
3.一种优化存储链路兼容性的系统，其特征是，包括链路参数采集系统、链路参数选择系统和链路参数链接系统；
链路参数采集系统采集数据中心内各个机型的链路参数；
链路参数选择系统根据链路参数的眼图，选择每个机型的最优链路参数；
链路参数链接系统在BIOS配置界面中为各个机型的最优链路参数设置选项；
所述链路参数选择系统包括计算单元和测试单元；
计算单元使用示波器显示各个机型的CTLE的眼图，计算眼图的左偏移量与右偏移量差值的绝对值，选择绝对值小于第一阈值的若干个CTLE，分别计算所述绝对值小于第一阈值的若干个CTLE的余量，选择余量大于第二阈值的若干个CTLE，并保存在BIOS的寄存器中；
测试单元将余量大于第二阈值的若干个CTLE在相同时间内分别进行数据读写压力测试，统计数据读写压力测试过程中correctable error的数量，选择correctable error数量最少的一个CTLE作为机型的最优链路参数，将每个机型的最优链路参数保存在BIOS的寄存器中。
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